Устройство для деления чисел

)5 6 06 Г 7/72 ВТО нститу ем им ЧИСЕЛ литель пользо йствах ия опе ыхв ми 6 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ПИСАНИЕ И УУ СВИДЕТЕЛЬСТВ(56) Авторское свидетельство СССРМ 1287152, кл. 6 06 Г 7/72, 1985.Авторское свидетельство СССРМ 1241240, кл, 6 06 Р 7/72, 1984,(54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ(57) Изобретение относится к вычисной технике и предназначено для исвания в арифметических устронепоэиционного типа для выполненрации деления чисел, представленн, БО 1683013 А 1 нимально избыточной модулярной системе счисления. Цель изобретения состоит в упрощении устройства при делении в модулярной системе счисления, Цель достигается за счет реализации итеративного алгоритма деления, базирующегося на операции умножения делителя на два и формирования знака числа в модулярном коде, Устройство для деления чисел содержит регистры б и 7, делимого и делителя, регистр 9 сдвига, вспомогательный регистр 17, блок 11 вычитания блок 12 умножения; блок 13 сложения, параллельно-конвейерный формирователь 20 интегральных характеристик модуляриого кода для вычисления знака числа с частотой обращения 11=1/Тмт (мт - длительность модульного такта), счетчик 8, элемент ИЛИ - НЕ 10, элементы И 14, 15, элемент 16 задержки, регистр 18 частного и элемент ИЛИ 19. 1 ил,Изобретение относится к вычислитсльной технике и предназначено для использования в арифметических устройствах непозиционного типа для выполнения операции деления чисел, представленных в модулярной системе счисления.Цель изобретения состоит в упрощении устройства при делении в модулярной системе счисления.На чертеже приведена структурная схема устройства для деления чисел в модулярной системе счисления.Устройство содержит вход 1 делимого, вход 2 делителя, тактовый вход 3, первый и второй установочные входы 4 и 5 устройства, регистр 6 делимого, регистр 7 делителя, счетчик 8, регистр 9 сдвига, элемент ИЛИ - НЕ 10, блок 11 вычитания, блок 12 умножения, блок 13 сложения, первый и второй элементы И 14 и 15, элемент 16 задержки, вспомогательный регистр 17, регистр 18 частного, элемент ИЛИ 19, формирователь 20 интеграл ьных характеристик модуля рного кода, выход 21 остатка. выход 22 и выход 23 признака окончания работы устройства,Входы 1 и 2 устройства соединены с первыми информационными входами регистров делимого 6 и делителя 7 устройства. Разрядность регистров делимого 6 и делителя 7 составляет Е- Ь бит, Здесь и ниже Ь=)1 О 92 аф=1, 2,.к); в 1, а 2а - основания модулярной системы счисления, являющиеся попарно простыми целыми числами, т. е, аь в 1=1; 1, )=1, 2 КФ); через )х( обозначается наименьшее целое число, не меньшее х. Все модули а(1=1,2к) выбираются нечетными,Счетный вход счетчика 8 и вход управления сдвигом регистра 9 сдвига объединены и подключены к тактовому входу 3 устройства, вход обнуления счетчика 8 обьединен с вторым входом второго элемента И 15 и подключен к выходу старшего разряда регистра 9 сдвига, установочный вход которого соединен с первым установочным входом 4 устройства.Разрядность регистра 9 сдвига составляет Т+3 бит, где Т=)о 92 Ц, 1 - число оснований модулярной системы счисления, Выходы разрядов регистра 9 сдвига с нулевого по (Т+2)-й являются соответственно его выходами,с первого по (Т+3)-й, вход нулевого разряда регистра 9 сдвига является его информационным входом,)-й выход регистра 9 сдвига соединен с )-входом элемента ИЛИ - НЕ 10 =1, 2,.,Т+3), (Т 4-4)-й вход элемента ИЛИ - НЕ 10 обьединен с вторым входом элемента ИЛИ 19, входом сброса 5 10 15 20 25 30 35 40 4 Г 50 55 регистра 18 частного, управляющим входомприема кода вспомогательного регистра 17и подключен к второму установочному входу5 устройства, выход элемента ИЛИ-НЕ 10соединен с первым входом первого элемента И 14.Блок 11 вычитания содержит вычитатели по модулям а 1,а 2,а 1 системы счисления., Первый вход (вход уменьшаемого) ивторой вход (вход вычитаемого) блока вычитания соединены с выходами регистров делимого 6 и делителя 7 устройствасоответственно,Блок 12 умножения содержит умножители по модулям в 1,в 2п 1 к системы счисления и выполняет операцию модульногоумножения входного числа на два.Блок 13 сложения по входным величинам модулярному коду у 1, ур,ук) числа Х,подаваемому на первь 1 й вход, и константе и подаваемой на второй вход, формирует модулярный код ( у 1,)2 у ) числаУ = Х + 2, т,е,=у + 2/ф 1,2 к. блок13 сложения реализуется с помощью к долговременных запоминающих устройств, 1 - е изкоторых обладает екостью 21 фя 2 в 2 мслов разрядностью Ь бит и в память котоЬрого по адресу у +2 ю записывается вычетя ( =1,21),Злемент 16 задержки представляет собой цепочку из Т+3 последовательно соединенных регистров разрядностьюбит, входперв; о и выход (Т+3)-го из которых являются соответственно входом и выходом элемента 16 задержки. Управляющий входвыдачи кода (Т+3)-го регистра является управляющим входом выдачи кода элемента 16,Разрядность вспомогательного регистра 17 и регистра 18 частного составляетбит.Формиоователь 20 интегральных характеристик модулярного кода является известным устройством, представляющим собойупрощенный вариант параллельно-конвейерного устройства для формирования интегральных характеристик модулярного кода,бсрдейсие котороо составлят Т+2такта при пропускной способности однаоперация в один такт, Формирователь 20 повходному модулярному, коду ( У 1, у 2, у,)числа Х из диапазона О модулярной системы счисления осуществляет формированиелишь одной характеристики. знака Я(Х)б(0,1 числа Х; О=( - М+1, - М+2.М),М=Мкао, М - 1= П пц, где ао вспомогательный модуль, выбираемый из условийпцс2 п 3 о+3( - 2, стоК;я =1 Хтц, 1=1,2, ,к, через У 1 ту обозначается наименьший неотрицательный вычет, сравнимый свеличиной У по модулю в,Рассмотрим как работает устройство 5для деления чисел в модулярной системесчисления. По сигналам Гут=1 и Г=1, подаваемым на первый 4 и второй 5 установочные входы устройства соответственно, врегистр 9 с,.твига записывается (Т+3)-битовый двоичный код единицы, регистр 18 частного обнуляется, первый элемент И 14 иэлемент ИЛИ 19 в соответствии с булевымир л.я гттлчстит)Г 2=Г Г 1, 15где Я - выходная величина формирователя20 интегральных характеристик модулярного кода, а д - содержимое го разрядарегистра 9 сдвига ф=О, 1, Т+2), генерируютсигналы Г 1=0 и Г 2=1, блокируя поступлениенулевой информации с выходов элемента 16задержки, вспомогательного регистра 17 иблока 12 умножения, в регистр 6 делимогоподается модулярный код( а 1, а 2, й) делимого А, а в регистр 7 делителя и вспомогательный регистр 17 производится записьмодуля рного кода (Р 1,Д) делителя В (Ю =Ап, % =16 р 1, 1=1, 21(; А а О, В 0),На первом такте операции блок 11 вычитания получает модулярный код разностиВ 1)=А 1-ВО=А-В, который передается в элемент 16 задержки и формирователь 20 интегральных характеристик модулярногокода, В это же время блок 12 находит модулярный код произведения В 1=2 В 0, которыйзапоминается в регистре 7 делителя. Заметим, что благодаря равенствам Г=О и до =1в данный момент Г 1=Г 2=0.После аналогичных действий в ходе 400+1)-го такта 0 0) в элемент 16 задержки иформирователь 20 интегральных характеристик модулярного кода с выхода блока 11вычитания поступает модулярный код разности рТ=Аг - Вс а е регистре 7 делителя,45формируется модулярный код числаВ+1=2 В.На каждом такте работы устройства посигналу Гт=1, подаваемому на тактовыйвход 3 устройства, содержимое счетчика 8увеличивается на единицу, а содержимоерегистра 9 сдвига сдвигается на один бит всторону старших разрядов, при этом выдвинутое значение дт+2 (Т+2)-го разряда поступает на вход сброса счетчика 8, обнуляя55его в случае, когда дт+2 =1. Впервые этопроисходит на (Т+3)-м такте. В этом же тактеформирователь 20 интегральных характеристик модуля рного кода завершает формирование знака 5 Р - Я (Рчисла КР, кото(11рый передается на соответствующие входи первого 14 и второго 15 элементов И. ЕслиГ 1Я ) т 1, то на выходе второго элемента И 15 вырабатывается признак конца операции Еа = Будт +2 = 1,Искомые частные С - -0 и остаток К=-А от деления А и В снимаются с выходов регистров делимого 6 и частного 18, а соответственно и с выходов 21 остатка 22 частного устройства. Если же 5 Р =-О, то описанный циклический процесс продолжается до тех пор, пока на некотором такте (обозначим его номер через Т+1+4 010 на выходе формирователя 20 интегральных характеристик модулярного кода не появится знак 31 +1=1 отрицательной разности Яттсг. Тогда а силу того, что д 0 =д 1 =д 2,.=дт+2=0, в ходе (Т+)1+4)-го такта на выходах первого элемента И 14 и элемента ИЛИ 19 формируются единичные сигналы (Г 1=Г 2=1), вследствие чего в регистр 6 делимого из элемента 16 задержки передается модулярный код числа А 2=В, в рей) гистр 7 делителя пересылается содержимое вспомогательного регистра 17 (модулярный код делителя В), а в младший разряд регистра 9 сдвига записывается единица, Параллельно с этим блок 13 сложения по входным величинам 10=0 и )1, поступающим соответственно из регистра 18 частного и счетчика 8, получает модулярный код первого приближения С 1=С 0+21 = 2 частного С=А/В), который по сигналу Г 1=1 запоминается в регистре 18 частного.На этом заканчивается первая итерация операции деления, Каждая из последующих итераций выполняется так же, как и первая. Итеративный процесс продолжается до тех пор, пока в ходе (Т+3)-го такта некоторой (г+1)-й итерации (гО) на выходе второго элемента И 15 не появится единичный сигнал Ея =1, указывающий нэ то, что формирование частногогО, если г = 01 тС= ,5; 2 л, если г 0и остатка й=А 1 в=Аг+1 соответственно в регистрах частного 18 и делимого 6 завершено,Формула изобретения Устройство для деления чисел в модулярной системе счисления, содержащее регистры делимого и делителя, счетчик, регистр сдвига, элемент ИЛИ - НЕ, два элемента И, элемент задержки, вспомогательСоставитель Н. МаркеловаРедактор Т. Юрчикова Техред М,Моргентал Корректор С. Шевкун Заказ 3413 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва. Ж, Раушская наб., 4/5 Производственно-издательский комбинат Патент", г. Ужгород, ул,Гагарина, 101 ный регистр, элемент ИЛИ. блоки вычитания, сложения и умножения на два, причем вход делимого устройства соединен с первым информационным входом рег истра делимого, второй информационный вход которого соединен с выхоДом эщмента задержки, вход которого соединенвыходом блока вычитания, вход уменьшаемого которого соединен с выходами остатка устройстВа и регистра делимого, управляющий вход приема кода которого соединен с выходом Элемента ИЛИ и входом блокировки блока умножения на два, информационный вход которого соединен с входом вычитания блока вычитания и выходом регистра делителя, информационный вход которого соединен с входом делителя устройства и информационным входом вспомогательного регистра, Выход которого соединен с вторым информационным входом регистра делителя, третий информационный вход которого соединен с выходом блока умножения на два, тактовый вход устройства соединен со счетным входом счетчика и входом управления сдвигом регистра сдвига, установочный вход которого соединен с первым устаноВочным выходом устройства,)-й выход региСтра сдвига соединен с)-м входом элемента ИЛИ-НЕ 0=1, 2 Т+3; Т=1 оц 2 Ц, где к - число модулей системы счисления), (Т+4)-й вход которого соединен с вторым установочным входом устройства, с первым входом эле,мента ИЛИ и с управляющим входом приема кода вспомогательного регист.1 э, управляющий вход выдачи кода вспомогательного регистра соединен с одноименным входом элемента задержки, с информацион ным входом регистра сдвига, с вторцм входом элемента ИЛИ и выходом первого элемента И, первый вход которого соединен с выходом элемента ИЛИ - НЕ, Т+3)-й вход которого соединен с входом обнуления 10 счетчика и первым входом второго элементаИ, второй вход которого соединен с вторым входом первого элемента И, выход второго элемента И соединен с выходом признака окончания работы устройства, о т л и ч а ю щ е е с я тем, что, с целью его упрощения приделении в модулярной системе счисления, в него введены формирователь интегральных характеристик модулярного кода и регистр частного, выход которого соединен с вцхо дом частного устройства и входом первогослагаемого блока сложения, вход второго слагаемого которого соединен с выходом счетчика, выход блока сложения соединен с информационным входом регистра частно го, управляющий вход приема кода которогосоединен с выходами первого элемента И, второй вход которого соединен с выходом формирователя интегральных характеристик модулярного кода, вход которого сое динен с выходом блока вычитания, входсброса регистра частного соединен с вторым установочным входом устройства.