Устройство для синхронизации и выделения данных

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИ К АВТОРСКОМУ ЕТЕЛЬСТВ 2(71) Научно-исследовательский институт вычислительной техники(56) Авторское свидетельство СССРМ 1465909, кл, 6 11 В 27(10, 1988. (54) УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ И ВЫДЕЛЕНИЯ ДАННЫХ(57) Устройство относится к области цифровой магнитной записи, а именно к устройстГ,.,Ж, 1675943 А 151)5 6 11 В 5/09, 27/10 вам синхронизации и выделения даннцх, воспроизводимых с носителя магнитной записк. Воспроизводимая с магнитного диска информация поступает на вход 7 данных. Для осуществления первоначального захвата частоты и фазы воспроизводимых даннцх на вход 8 управления подается сигнал необходимой для осуществления захвата длительности, с "единичным" рабочим уровнем. Фазочастотнцй компаратор 1 устройства осуществляется сравнение частот и фаз на входе,7 данных с импульсами на выходе управляемого генератора 3 либо только фаз. Благодаря этому структура устройства упрощена, 2 3. и, ф-лы, 3 ил.10 20 30 40 45 50 55 Изобретение относится к области цифровой магнитной записи,Цель изобретения - упрощение устройства и расширение его функциональныхвозможностей за счет введения функциивыделения данных,На фиг, 1 представлена схема устройства синхронизации и выделени данныхнафиг. 2 - временные диаграммы его работы;на фиг, 3 - временные диаграммы работылогического блока.Для удобства описания линии связи нафиг, 1 и соответствующие им временныедиаграммы на фиг. 2 и 3 обозначены одноименными буквами А,Т.Устройство содержит фазочэстотныйкомпаратор 1, блок 2 интегрирования, управляемый генератор 3, Делитель 4 частоты, триггер 5, логический блок 6. Имеютсявход 7 данных, вход 8 управления и выход9 данных.Фаэочастотный компэратор 1 содержиттриггеры 10 и 11 с общим сбросом черезэлемент И - НЕ 12 и элемент И 13, триггер14, элемент ИЛИ 15, и одновибратор 16,формирующий импульс с высоким рабачим уровнем. Длительность импульса одновибратора выбирается равной половинепериода сигналов управляемого генератора,Логический блок состоит из триггера 17,О- и С-входы которого являются соответственно первым и вторым опорными входамилогического блока, инвертора 18, вход которого вместе с первым входом элементаИ - НЕ 19 подключен к сигнальному входулогического блока, элементов И - НЕ 20 и 21и триггеров 22 - 24, причем инверсный выходтриггера 24 является выходом логическогоблока,Начальное установление синхронизмав устройстве осуществляется в поле синхронизации воспроизводимого массиваданных, которое представляет собой последовательность нулей, т. е. регулярных импульсов с периодом, в два раза большимпериода синхросигналов с выхода управляемого генератора 3. Для осуществлениязахвата на вход 8 управления подаетсясигнал необходимой длительности с единичным рабочим уровнем (фиг, 2,а),При поступлении фронта очередного импульса с инверсного выхода делителя 4 частоты триггер 5 взводится и запрещает работу одновибратора 16, удерживает в сброшенном состоянии триггер 14, Триггер 10 взводится каждым импульсом сигнала (В) данных, а триггер 11 каждым импульсом сигнала (Д) с выхода делителя 4 частоты, Сброс обоих триггеров происходит через элементы И-НЕ 12 и И 13 после того, как они оба окажутся взведенными.В этом режиме фазочастотный компаратор осуществляет частотное и фазовое сравнение, В зависимости от разности фаз сравниваемых сигналов (В и Д на фиг. 2) он формирует либо на выходе триггера 10, либо на выходе триггера 11 импульсы длительностью, равной задержке между сравниваемыми сигналами, Импульсы с выхода триггера 11 проходят через элемент ИЛИ 15 нэ выход фазочастотного компаратора. Импульсы (Е и Ж на фиг, 2) с выхода фазочастотного компаратора проводят к соответствующему приращению выходного напряжения (И) блока 2 интегрирования и коррекции частоты управляемого генератора 3 в направлении компенсации разности фаз. К моменту окончания сигнала А на входе 8 управления в устройстве устанавливается синфазное состояние, при котором фронты сигналов (Д) обратной связи с выхода делителя частоты и входного сигнала (В) совпадают по времени.В режим слежения устройство переходит после окончания сигнала управления (А) и переключения триггера 5 в единичное состояние (фиг. 2,6), разрешая работу триггера 14, одновибратора 16 и удерживает во взведенном состоянии триггер 11. В этом режиме сигналы фазовой ошибки появляются на выходе фазочастотного компаратора только по приходу каждого входного импульса, благодаря этому он не реагирует на частоту входных сигналов и способен работать с кодированным сигналом данных, Автоподстройка фазы сигналов генератора 3 осуществляется на основании сравнения длительностей импульсов заряда и разряда с выхода фазочастотного компаратора 1, Длительность импульса заряда равна задержке между фронтом входного сигнала и фронтом синхросигнала с инверсного выхода управляемого генератора 3, а длительность импульса разряда фиксирована одновибратором и равна половине периода сигналов управляемого генератора 3,Если, например, очередной входной сигнал данных опаздывает на время Л 1 относительно своей номинальной позиции (обозначенной пунктиром) позиции (фиг. 2,в), то на выходе одновибратора 16 появляется импульс фиксированной длительности, а на выходе триггера 10 - импульс меньшей длительности (фиг. 2,е, ж), Эта пара импульсов, воздействуя на входы блока 2 интегрирования, приводит к понижению его выходного напряжения (фиг. 2 и) и, следовательно, к понижению частоты выходных синхросигналов.На фиг.3 показаны временные диаграммы работы логического блока. На его сигнальный вход поступают импульсы (Ж) с второго выхода фазочастотного компаратора, равные по длительности половине периода сигналов управляемого генератора 3.На О-вход триггера 17, являющегося первым опорным входом логического блока, подается импульсы (Д) с выхода делителя частоты. На С-вход этого триггера, являющийся втооым Опорным Входом логического блока, поступают. импульсы с инверсного выхода управляемого генератора 3. Триггер 17 сдвигает импульсы с делителя 4 частоты на 1/4 периода, образуя так называемые "окна данных" (К), расположенные симметрично относительно номинальных позиций сигналов данных (их фронтов)(Ж). В отсутствии сигналов данных оба вентиля И-НЕ 20 и 21 открыты, поэтому выходной сигнал (П) триггера 22 повторяет сигнал (К) с выхода триггера 17.Значение цифрового символа данных,переносимого поступившим на.сигнальный " вход логического блока импульсов МФ М-кода, зависит от того, на какую полочку, низкого или высокого напряжения сигнала."окна данных" приходится фронт этого им-.пульса. Вентили И-НЕ 20 и 21 и инвертор 18 служат для того, чтобы при выделении символа учитывался только фронт сигнала, а его длительность не играла роли. Это достигается за счет того, что во время действия импульса данных состояние триггера 22 (П) не может измениться. Таким образом, если фронт импульса данных пришелся на низкую "нулевую" полочку сигнала "окна" (П), то на выходе элемента ИНЕ 19 импульс не появится, т. е. фиксируется "нулевой" символ. Если же фронт импульса данных (Ж) приходится на высокую "единичную" полочку сигнала "окна" (К и П), то на выходе элемента И - НЕ 19 формируется "нулевой" импульс (Р) с длительностью, равной длительности импульса данных (Ж). Этот импульс сбрасывает оба триггера 23 и 24, т, е.на выходе данных начинает формироваться импульс с высоким "единичным" урбвнем.Фронт очередного сигнала "окна" (К) вновь взводит триггер 23, и если в следующем "окна" не появится импульс данных, то по его окончании (по прошествии периода синхросигнала Г) вернется в исходное состояние и триггер 24.Если же идут сплошные две, как показано на фиг. 3, или более "единицы", то на выходе 9 данных удерживается уровень логической "1", Таким образом входные МФМ данные логического блока преобразуются в БВН данные. Формула изобретения1. Устройство для синхронизации и выделения данных. содержащее последовательно соединенные фазочастотный5 компаратор, блок интегрирования, управляемый генератор и делитель частоты, прямым выходом подключенный к первомуопорному входу фазочастотного компаратора, а также триггер, у которого О-вход сое 10 динен с шиной управляющего сигнала, приэтом сигнальный вход фазочастотного компаратора соединен с входной шиной данных, о т л и ч а ю щ е е с я тем, что, с цельюупрощения устройства и расширения функ 15 циональных возможностей за счет введения функции выделения данных, в неговведен логический блок, первый опорныйвход которого подключен к выходу делителя частоты, второй опорный вход - с опор 20 ным входом фазочастотного компаратора ис инверсным выходом управляемого генера-ора, сигнальный вход - к второму выходуфазочастотного компаратора, а выход - квыходной шине выделения данных, при25 этом С-вход триггера подключен к инверсному выходу делителя частоты, а выход - куправляющему входу фазочастотного компаратора,2. Устройство по и, 1,отл ича ю щее 30 с я тем. что фазочастотный компаратор выполнен в виде первого и второго триггеров,О-входы которых вместе с входом сбросаодновибратора подключены к унравляющему входу, а С-входы служат соответственно35 вторым и первым опорными входами фазочастотного компаратора, а также третьеготриггера, С-вход которого соединен с входом запуска одновибратора и сигнальнымвходом фазочастотного компаратора, зле 40 ментов И, И - НЕ, ИЛИ, причем инверсныйвыход первого триггера через элемент И,другой вход которого соединен с выходомэлемента И - НЕ, подключен к 5-входу второго триггера В-входу третьего триггера, у45 которого О-вход присоединен к шине логической единицы, а выход к первому выходуфазочастотного компаратора, В-входу первого триггера и первому входу элемента ИНЕ, первый вход элемента ИЛИ подключен50 к выходу одновибратора, его второй входвместе с вторым входом элемента И - НЕподключен к инверсному выходу второготриггера, а выход присоединен к второмувыходу фазочастотного компаратора,55 З.Устройство по п.1, отл ича ющеес я тем, что логический блок состоит из первого триггера, О-вход которого являетсяпервым опорным входомлогического блока,инверсный и прямой выходы первого триггера соединены с вторыми входами соответ 1675943ственно первого и второго элементов И - Н Е, первые входы которых подключены к выходу инвертора, выходы первого и второго элементов И - НЕ соединены с Я- и В-входами второго триггера соответственно, а инверсный выход второго триггера соединен с вторым входом третьего элемента И - НЕ, первый вход которого вместе с. входом инвертора подключен к сигнальному входу ло. гического блока, выход третьего элемента И - НЕ подключен к Р-входам третьего и четвертого триггеров, О-вход третьего триггера подключен к шине логической единицы, С- вход подключен к прямому выходу первого 5 триггера, а выход соединен с О-входом четвертого триггера, объединенные С-входы первого и четвертого триггеров подключены к второму опорному входу логического блока, инверсный выход четвертого триг гера является выходом логического блока.