Преобразователь двоично-десятичного кода в двоичный

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 7/12 151)5Н ЗОБРЕ ПИ В преобразования десят ые. Целью изобретен е быстродействия, П игается тем, что в и ре ащем входной регис ервый и второй блоки промежуточный реги ы блоков памяти с К старших тетрад и тра 1, а выходы блока входами блока 3 сум ечивэет умножение н тельо для 8 ГОСУДАРСТВЕННЫИ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ВТОРСКОМУ СВИДЕТЕ(54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОСЯТИЧНОГО КОДА В ДВОИЧНЫЙ(57) Изобретение относится к вычислиной технике и может быть использован быстрого в двоичн повышени цель даст ле, содерж памяти, и рования и ные вход выходами рад регис вания - с что обесп 2 табл. 1662004 А 1 ичных чисел ия является оставленная образоватетр 1, блок 2 3, 5 суммистр 4, адресоединены с одгрупп тет суммиромирования, а 10,2 ил.10 20 25 30 35 40 45 50 55 Изобретение относится к вычислительной технике и может быть использовано длябыстрого преобразования десятичных чисел в двоичные,Целью изобретения является повышение быстродействия.На фиг.1 приведена структурная схемапредлагаемого преобразователя двоичнодесятичного кода в двоичный; на фиг.2 -и реоб раза ватель 16-разрядного входногокода при К = 1, щ = 2, р = 8, 0 = 1.П реобразователь содержит входной регистр 1, блоки 2 памяти, первый блок 3 сумъмирования, промежуточный регистр 4,второй блок 5 суммирования, информационный вход 6 устройства, управляющий 7и тактовый 8 входы преобразователя и выход 9,В блоках 2 памяти по определеннымадресам хранятся суммы двоичных эквивалентов К старших тетрад (К = 1,2,)соответствующей подгруппы тетрад преобразуемого кода, на которые условноразбит регистр 1. Регистр 1 разбит на гпподгрупп ( п =) - , где и - число разрядови8 Квходного кода), Блок памяти может объединять выходы старших тетрад несколькихподгрупп.Первый блок 3 суммирования осуществляет преобразование (О + 6)-рядного кодав Я-рядный, где 0 - количество единичныхоазоядов в двоичном представлении веса10 /2, Рядность кода, формируемого наквзводах блока 3 суммирования, объясняетсятем, что на первую группу входов поступаетв сумм двоичных эквивалентов К старшихтетрад подгрупп соответствующих групп,хранимых в блоках 2 памяти, На входы второй группы входов поступает код, сформированный в блоке 5 суммирования исдвинутый на число разрядов, соответствующее номерам единичных оазоядов вдвоичном представлении веса 10 /2, Например, если К = 1, 10 /2 = 5 = 101 и сдвиг1осуществляется на один и три разряда,Сдвиг осуществляется в сторону старших разрядов(сложение сдвинутого кода наодин и на три разряда в сторону старшихразрядов, равносильно умножению этогокода на десять),Второй блок 5 суммирования производит преобразования Я-рядного кода, сформированного на выходе блока 3 суммированияи хранимого в регистре 4, в однорядн ый код,Этот блок может быть реализован на быстродействующих сумматорах с ускореннымобразованием переноса,Преобразователь работае следующимобразом Пусть в исходном состоянии в регистре 1 узла хранится двоична-десятичный код преобразуемого числа, а регистр 4 обнулен. Тогда в первом такте работы устройстваосуществляется следующее действие, На выходах блоков 2 памяти образуются значения сумм двоичных эквивалентов старших тетрад подгрупп соответствующих групп,которые образуют 0-разрядный код, поступающий далее на первую группу входов первого блока 3 суммирования. На выходы второй группы входов блока 3 (при К = 1 со сдвигом на один разряд на один вход и на второй со сдвигом на три разряда в сторону его старших разрядов) поступает однорядный код, сформированный в блоке 5 суммирования (в первом такте его значение равно нулю). Далее с помощью блока 3 суммирования (О + 2)-рядный код преобразуется в Я-рядный, который по приходу второго синхроимпульса с разрешения потенциала на входе 8 устройства записывается в регистр 4. Одновременно с записью информации в регистр 4 по этому же синхроимпульсу происходит сдвиг содержимого регистра 1 на К десятичных разрядов в сторону его старших разрядов, На этом первый такт преобразования заканчивается,Во втором такте работы устройства одновременно с чтением следующих двоичных эквивалентов из блоков 2 памяти происходит преобразование Я-рядного кода в однорядный вторым блоком 5 суммирования, результат этого преобразования подается на вторую группу входов первого блока 3 суммирования. По окончании переходного процесса в блоке 3 и по приходу третьего синхроимпульса с разрешения потенциала на входе 8 устройства результат преобразования записывается в регистр 4, Одновременно с записью информации в регистр 4 по этому же синхроимпульсу происходит сдвиг содержимого регистра 1 на К десятичных разрядов в сторону его старших разрядов,Аналогичным образом выполняются все последующие такты работы устройства, число которых определяется количеством тетрад в подгруппах каждой группы тетрад, Меняя количество тетрад в подгруппах можно таким образом регулировать скорость и аппаратурные затраты, необходимые на реализацию устройства преобразования, что является достоинством предлагаемого устройства,П р и м е р. Преобразование двоично-десятичного кода 1001 1000 0111 0110(2) =9876(1 о) в двоичный код, Предполагают, что тетрады регистра 1 образуют одну группу, которая содержит две подгруппы (т = 2),1662004 Таблица 1 ресные входы блока Таолица 2 окаждая из которых содержит по две тетрады, Результат на выходе первого блока 3 суммирования формируется в 2-рядном коде(Я =2),Структурная схема такого устройства приведена на фиг,2, В регистре 1 преобразуемого кода указано значение исходного кода. Группа блоков 2 памяти в данном случае может быть объединена в один блок памяти с одной группой выходов, Пример и риведен для такой реализации,Значение разрядов, подаваемых в -м такте на адресные входы блока 2 памяти, приведено в табл.1.Процесс преобразования в устройстве двоично-десятичного кода 1001 1000 0111 0110 в двоичный код приведен в табл,2. Формула изобретения Преобразователь двоично-десятичного кода в двоичный, содержащий входной регистр, состоящий из тетрад, объединенныхив т подгрупп ( щ = ) - , где и - разрядность8 Квходного кода, а К - целое число); группу из 0 = 4 тК/р блоков памяти, где р - число адресных входов. блока памяти, первый и второй блоки суммирования и промежуточный регистр, информационные входы которого соединены с выходами первого блока5 суммирования, первая группа входов которого соединена с выходами соответствующих блоков памяти группы, выходы второго блока суммирования являются выходами преобразователя, информационные входы10 которого соединены с информационными входами входного регистра, вход записи которого соединен с управляющим входом преобразователя и входом сброса и ромежуточного регистра, вход записи которого со 15 единен с тактовым входом преобразователя и входом сдвига входного регистра, о т л ич а ю щ и й с я тем, что, с целью повышения быстродействия, в нем адресные входы блока памяти группы соединены с выходами К20 старших тетрад соответствующих подгрупп входного регистра, выходы второго блока суммирования соединены с вторыми входами первого блока суммирования со сдвигом на В разрядов в сторону старших разрядов,25 где й - номера единичных разрядов в дво-, ичном представлении веса 10 /2,16620049ФигСоставитель М. Аршавский едактор Н. Рогулич Техред М.Моргентал Корректор А. Осауленко каз 2137 Тираж 457 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКН113035, Москва, Ж, Раушская наб., 4/5изводственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарин