Устройство для контроля цепей коррекции ошибок

ПИСАНИЕ ИЗС)БРЕТЕ Н И КОМУ ЕТЕЛЬСТВ ство содержит нак блок 3 сумматоров сравнения, элемент 5, регистр 6 сдвига, па, триггер 8 этапа начальной установки элементы 10,14, 18, и и четвертый элемен коррекции, блок 13 19 блокировки сдви зован принцип по цепей коррекции ош вия обращения из Э лючить необходимо цепей со стороны Э зует неисправности лам. 3 ил,ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР,(21) 4499686/24(56) Авторское свидетельство СССР М 1367046, кл. 6 11 С 29/00, 1985,Авторское свидетельство СССР М 920845. кл. б 11 С 29/00, 1982.(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦЕПЕЙ КОРРЕКЦИИ ОШИБОК(57) Изобретение относится к вычислительной технике и может найти применение в запоминающих устройствах, Цель изобретения - повышение достоверности контроля и производительности устройства, Устройопитель 1, резистор 2, по модулю два, блок 4 ИСКЛЮЧАЮЩЕЕ ИЛИ триггер 7 окончания этасамоконтроля, триггер 9 ,первый, второй и третий ервый 11, второй, третий ты ИЛИ 15 - 17, блок 12 декодирования, триггер га. В устройстве реалишагового тестирования ибок во время отсутст- ВМ, что позволяет исксть тестирования этих ВМ. Устройство локалипо функциональным уз- Я10 20 ЗО 40 50 Изобретение относится к вычислительной технике и может найти применение взапоминающих устройствах,Цель изобретения - повышение достоверности контроля и производительностиустройства.На фиг.1 изображена функциональнаясхема устройства; на фиг.2- блок декодирования; на фиг.З - блок коррекции,Устройство содержит накопитель 1, регистр 2, блок 3 сумматоров по модулю два,блок 4 сравнения, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 5, регистр 6 сдвига, триггер 7окончания этапа, триггер 8 этапа самоконтроля, триггер 9 начальной установки, первый элеменг И 10, первый элемент ИЛИ 11,блок 12 коррекции, блок 13 декодирования,второй элемент И 14, второй элемент ИЛИ15, третий элемент ИЛИ 16, четвертый элемент ИЛИ 17, третий. элемент И 18, триггер19 блокировки сдвига.Крометого на фиг,1 обозначены вход 20блокировки устройства, вход 21 установкиустройства, вход 22 обращения устройства,вход 23 установки триггера блокировкисдвига, информационные выходы 24 устройства, первый 25, второй 26, третий 27 контрольные выходы устройства,Блок 13 декодирования содержит дешифратор 28 синдрома.оаибки, группу сумматоров 29 - 32 по модулю два. Блок 12коррекции содержит группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 35-37, группу элементов И 38 - 40.Блок сравнения может быть реализованна оенове группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, соединенных между собой дляорганизации поразрядного сравнения входных кодов с последующей шифрацией результатов в значении выходного сигналаблока,Устройство работает в двух режимах.Основной режим, По команде обраще. ния из процессора слово, считанное из накопителя 1, поступает в регистр 2, с выхода которого побреется на входы первой группы блока 3 сумматоров по модулю два, и далее . на входц первой группы блока 12 коррекции и на входы 34 блока 13 декодирования, С выходов блока 13 на входы ЗЗ второй группы блока 12 коррекции подается корректирующий код в случае, если в считываемом из памяти слове обнаружена ошибка или нулевой код в случае отсутствия ошибок. С выходов 24 блока коррекции считываемое слово поступает. в процессор, При двойной ошибке (ошибках одновременно в двух разрядах считываемого кода) блок 13 через элемент ИЛИ 11 запрещает коррекцию и выдает в процессор сигнал, наличия двойной ошибки на выход 25 устройства.Режим поэтапного самоконтроля. Самоконтроль проводится схемой при непосредственном ее функционировании поэтапно в паузах между обращениями процессора к памяти. Управляющим для схемы самоконтроля служит сигнал обращения на выходе 22 устройства. Начальная установка схемы проводится по сигналу общей установки с входа 21. При этом триггер 8 этапа самоконтроля устанавливает первый этап - контроль регистра 6 сдвига.. Триггер 9 начальной установки подает уровень логической 1 на вход младшего разряда регистра 6 сдвига, По заднему фронту сигнала обращения происходит запись логической "1" в младший разряд регистра 6, При этом на сумматоре 3 инвертируется значение младшег разряда кода, снимаемого с регистра 2 числа, Открывается элемент И 10. Сигнал с инверсного выхода. триггера 8 через элемент ИЛИ 11 включает блок 12 коррекции.и устанавливает уровень логической "1" на входе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 5 для сравнения результатов контроля на данном этапе,Имитированная в младшем разряда кода ошибка при нормальной работе схемыдолжна быть обнаружена при сравнении в блоке 4, так как коррекция отключена; Об обнаружении ошибки свидетельствует появление логической "1" на выходе блока 4 сравнения и логического "0" на выходе элемента 5, С приходом следующего сигнала обращения по его переднему фронту состояние выхода элемента 5 запишется в триггер 19 блокировки сдвига,Отличаются выходы регистра 6 и блокируется элементом И 10 нулевой выход триггера 8 этапа самоконтроля, Устройство переходит к работе в основном режиме, По заднему фронту сигнала обращения происходит сдвиг логической "1" в регистре 6 и т,д. При появлении логической "1" в старшем разряде регистра 6 устанавливается,триггер 7 окончания этапа, переводящий триггер 8 этапа самоконтроля на второй этап - контроль работы схемы коррекции;Установленный в "0" инверсный выход триггера 8 включает блок коррекции и устанавливает уровень логического "0" на втором входе элемента 5 для сравнения результатов поразрядной проверки работоспособности схемы коррекции. Прямой выход триггера 8 этапа самоконтроля открывает элемент И 14, Аналогично первому этапу во время каждой паузы в обращении регистром 6 будет последовательно по каждому разряду считываемого кода имити 1647653роваться ошибка, которая всякий раздолжна быть обнаружена в блоке 13 иоткорректирована блоком 12. На выходеблока 4 сравнения при исправной схемекоррекции по каждому разряду должен устанавливаться уровень логического "0". Результат каждой проверки на данном этапесамоконтроля по переднему фронтусигналаобращения будет записываться в триггер 19блокировки сдвига.По окончании второго этапа, т,е. припоявлении логической "1" в старшем разряде регистра 6, с выхода элемента И 14 черезэлемент ИЛИ 15 на входы установки триггеров 8 этапа самоконтроля и триггера 7окончания этапа поступает сигнал, устанавливающий триггер 8 на выполнение первого этапа самоконтроля. Значение старшего.Разряда регистра 6 сдвига через элементИЛИ 16 записывается в триггер 9 начальнойустановки, Устройство переходит к выполнению первого этапа самоконтроля и т,д,При наличии неисправности в каком-либо разряде на любом из этапов самоконтроля триггер 19 блокировки сдвига блокируетсдвиг в регистре 6. С выхода 27 устройствовыдает сигнал неисправности. Локализациянеисправности происходит в ЭВМ. В случаенеисправности в работе регистра сдвига допускается работа без самоконтроля. В случае отказа схемы коррекции возможна; работа без коррекции,при которой на входустройства 20 подается сигнал блокировки(коррекции).При необходимости в целях исключенияслучайного сбоя в контролирующей схеметриггер 19 блокировки сдвига через элементИЛИ 17 устанавливается в "0" по входу устройства 23, Происходит повторная проверка по тому же разряду, на том же этапесамоконтроля, в момент выполнения котооого обнаружилась неисправность,Таким образом, предлагаемое устройстство позволяет осуществить самоконтрольцепей обнаружения и коррекции ошибокнепосредственно при работе в паузах между обращениями процессора к памяти, чтоповйшает достоверность контроля и исключает необходимость тестирования устройства со стороны ЭВМ. Формула и зо бр ете н и я Устройство для контроля цепей коррекции ошибок, содержащее блок коррекции, регистр сдвига, блок декодирования и блок сумматоров по модуло два, входы первой группы которого являются информационными входами устройства, выходы регистра сдвига соединены с входами второй группы блока сумматоров по модулю два, выходыкоторого соединены с информационными входами блока декодирования и с входами первой группы блока коррекции, входы второй группы которого соединены с информационными выходами блока декодирования, выход контроля которого является первым контрольным выходом устройства, выходы блока коррекции являются информационными выходами устройства, о т л и ч а ющ е е с я тем, что, с целью повышения достоверности контроля и производительности устройства, в него введены триггер этапа 5 10 самоконтроля, триггер окончания этапа, триггер блокировки сдвига, триггер началь 15 ной установки, три элемента И, четыре элемента ИЛИ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, блок сравнения, входы первой группы которого соединены с входами первой групторого соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с управляющим входом блока коррекции и с выходом первого элемента ИЛИ,первый вход которого является входом блокировки устройства, выход контроля блока декодирования соединен с вторым входом первого элемента ИЛИ, третий вход которого соединен с выходом первого эле 25 30 мента И, первый вход которого соединен с входом синхронизации триггера блокировки сдвига, входом синхронизации регистра сдвига, первым входом третьего элемента И 35 и является входом обращения устройства, второй вход первого элемента И соединен с информационным входом триггера окончания этапа и с инверсным выходом триггера этапа самоконтроля, прямой выход которо 40 го соединен с первым входом второго элемента И. и является вторым контрольным выходом устройства, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с информационным входом триггера блокировки сдвига, прямой выход которого является третьим контрольным выходом устройства, инверсный выход триггера блокировки сдвига сое 45 динен с вторым входом третьего элемента И, выход которого подключен к счетному входу регистра сдвига, выход старшего разряда которого соединен с входом синхронизации триггера окончания этапа, вторым входом второго элемента И и с первым входом третьего элемента ИЛИ, выход которого 50 соединен с входом синхронизации триггера начальной установки, вход установки которого соединен с выходом младшего разряда регистра сдвига, вход младшего разряда которого соединен с прямым выходом триггера начальной установки, инверсный выход пы блока сумматоров по модулю два, выхо 20 ды блока коррекции соединены с входами второй группы блока сравнения, выход ко%г Зоставитель М.Лапушкинхред М.Моргентал Корректор О.Кравцо акто тыл Тираж 354 Подписноеосударственного комитета по изобретениям и открытиям при ГКНТ СС 113035, Москва, Ж, Раушская наб 4/5 аз 140 ВНИИ роизводственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина триггера окончания этапа соединен с вхо,дом синхронизации триггера этапа самоконтрЬля, вход установки которого соединен с входом установки триггера этапа контроля и с выходом второго элемента ИЛИ, первый вход которого соединен с выходом второго элемента И, вход установки регистра сдвига, второй вход второго элемента ИЛИ, второй вход третьего элемента ИЛИ, первый вход четвертого элемента ИЛИ объединены и являются входом установки устройства, вход установки триггера блокировки сдвига 5 соединен с выходом четвертого элементаИЛИ. второй вход которого является входом установки триггера блокировки сдвига устройства,