Регистр

.1 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(71) Научно-исследовательский институт прикладных физических проблемим. А,Н,Севченко(56) Авторское свидетельство СССР ЬЬ 1336229, кл. Н 03 К 21/40, 1987.Авторское свидетельство СССР И. 1432765, кл, Н 03 К 21/40, 1988(57) Изобретение относится к вычислительной технике, а именно к запоминающим устройствам, и может быть использовано в. качестве регистра хранения в системах автоматизации управления и контроля импульсных знергоустановок, Целью изобретения является повышение помехоустойчивости регистра. Регистр содержит элемент И - НЕ 1,элементы И 2, З,элементы ИЛИ 4 - 6, элементы задержки 7, 8, формирователи 9, 10 длинного импульса, формирователи 11 - 14 короткого импульса, ячейки 16 памяти, элементы И-ИЛИ-НЕ 19, 20 и синхронный триггер 21, входящие в состав ячеек 16 памяти, с соответствующими связями. Регистр позволяет осуществлять управление исполнительными элементами средств автоматизации е условиях высокого уровня электромагнитных помех и обеспечивает надежное приведение их в исходное состояние в аварийных ситуациях. 2 ил, 3 164765110 20 25 30 35 40 45 50 55 Изобретение относится к вычислительной технике, а именно к запоминающим устройствам, и может быть использовано в качестве регистра хранения в системах ав,- томатизации управления и контроля импульсных энергоустановок.Целью изобретения является повышение помехоустойчивости регистра.На фиг.1 изображена функциональная схема регистра; на фиг.2 - временные диаграммы, поясняющие работу регистра.Регистр содержит элемент И - НЕ 1; элементы И 2 и 3, элементы ИЛИ 4 - 6, элементы 7 и 8 задержки, формирователи 9 и 10 длинного импульса, формирователи 11 - 14 короткого импульса, выходы 15 регистра, ячейки 16 памяти, входы 17 и 18 установки нуля регистра, элементы И-ИЛИ-НЕ 19 и 20 и синхронный триггер 21, входящие в состав ячеек 16 памяти, тактовый вход 22 регистра, информационные входы 23 регистра.На фиг,2 позициями 25 - 36 обозначены временные диаграммы, поясняющие работу регистра.Регистр работает следующим образом, При отсутствии управляющих сигналов на входе 22 либо входах 17 и 18 установки регистра триггеры 21 всех ячеек 16 памяти находятся в одном из фиксированных состояний (логического "0" или "1"), так как на установочные входы поданы логические потенциалы, блокирующие тактовый вход и подтверждающие данное состояние, Регистр.работает в режиме перезаписи информации следующим образом (фиг.2),Импульс управления либо помехи, поступающий по входу 22 регистра, поступает на один иэ входов элемента И 2, на другом входе которого, в отсутствии импульсов установки, находится положительный потенциал, С выхода этого элемента, при наличии разрешающего потенциала тактовый импульс поступает на,тактовые входы триггеров 21, прямой тактовый вход формирователя 9, инверсный вход сброса формирователя 9, на прямой вход формирователя 11 и через элемент 8 задержки на один из входов формирователя 11, Если . поступающий на вход импульс меньше по длительности, чем выходной импульс формирователя 9, длительность которого выбирается из соотношения Тэ = Т -т, где Т - длительность управляющего импульса, а г равно среднему удвоенному времени переключения ячеек 16 памяти и элементов И-ИЛИ-НЕ 19, 20 по их длительности и амплитуде, то на входе формирователей 9 и 11 появляется нулевой потенциал и блокирует их работу, Элемент 8 задержки введен в схему для того,.чтобы исключить несанкционированные срабатывания формирователя 11 из-за задержки срабатывания формирователя 9, В результате блокировки формирователей 9 и 11 импульс на входе формирователя 11 отсутствует и сигналы навходах ячеек 16 памяти не появляются(фиг,2, поз.25 - 28). При поступлении нв вход 22 импульсов, больших по длительности чем Т 9, формирователь 11 запускается по спаду импульса формирователя 9 и формирует на своих выходах импульсы Т 11= г (фиг,2, поз,27, 28),один из которых (фиг.2, поз,27) через элемент 6 и при наличии разрешающего потенциала на входе элемента 3 поддерживает положительный потенциал на инверсном входе установки единицы формирователя 11. а другой (фиг,2, поз.28) поступает через элемент ИЛИ 5 на деблокирующие входы ячеек 16 памяти, что обеспечивает снятие блокировки и переключение ячеек 16 памяти по спаду импульса управления на входе 22. В режиме установки ячеек 1.6 памяти в состояние логического нуля или логической единицы после появления управляющих сигналов на входах 17 и 18 анализ импульсов, поступающих на установочные входы, осуществляется схемой защиты, реализованной на формирователях 10, 14, элементе И-НЕ 1. элементе 7 задержки и элементе ИЛИ 4, которые работает аналогично описанному (фиг.2, поз,28 - 30).Импульс, сформированный на инверсном выходе формирователя 14, разрешает работу формирователей 12 и 13, ячеек 16 памяти по установочным входам, а также блокирует работу регистра по тактовому входу 22, тем самым определяя приоритет установочных входов(фиг,2, поз,26, 29), Кроме того, за счет взаимной блокировки формирователей 12 и 13 введен приоритет первого пришедшего по входам установки управляющего импульса (фиг.2, поз.29 -32), Сформированный на прямом выходе соответствующего формирователя 12 или 13 сигнал по совпадению с сигналом, поступающим с прямого выхода формирователя 14, формирует на выходах соответсеующих элементов И - ИЛИ-НЕ 19 или 20 ячеек 16 памяти импульсы предварительной установки Ту, которые поступают на входы триггеров 21 и изменяют либо подтверждают.их состояние вне зависимости от наличия управляющих сигналов на тактовом входе 22 регистра(фиг,2, поз.25 - 36).Предложенный регистр позволяет осуществлять управление исполнительными- элементами средств автоматизации вусловиях высокого уровня электромагнитных помех и обеспечивает надежное приве- .деление их в исходное состояние в аварийных ситуациях.Формула изобретенияРегистр, содержащий первый формирователь длинного импульса, первый, второй и третий формирователи короткого импуль са, инверсные тактовые входы второго и третьего формирователей короткого импульса являются соответственно первым и вторым входами установки нуля регистра, ячейки памяти, каждая иэ которых выполне на на синхронном триггере, первом и втором элементах И-ИЛИ-НЕ, выходы которых соединены соответственно с входами установки в "0" синхронного триггера, выходы синхронного триггера являются вы ходами регистра и соединенысоответственно с первыми входами элементов И-ИЛИ-НЕ, вторые входы которых являются первым и вторым входами данной ячейки памяти и соединены соответственно с пер вым и вторым входами последующей ячейки памяти, третьи входы элементов И-ИЛИ - НЕ каждой ячейки памяти объединены и являются третьим ее входом, четвертые входы элементов И-ИЛИ-НЕ каждой ячейки 30 памяти объединены и являются ее четвертым входом, тактовые входы синхронных триггеров ячеек памяти являются информационными входами регистра, о т л и ч а ю - щ и й с я тем, что, с целью повышения 35 помехоустойчивости регистра, в него введены второй формирователь длинного импульса, четвертый формирователь короткого импульса, элементы ИЛИ, элемент И и элемент И - НЕ, входы которого 40 соединены с инверсными тактовыми входами второго и третьего формирователей короткого импульса, выход элемента И-НЕ подсоединен к входу первого элемента задержки, к тактовому входу и к входу сброса 45 второго формирователя длинного импульса и к прямому тактовому входу четвертого формирователя короткого импульса. инверсный тактовый вход. которого соединен50 с выходом второго формирователя длинного импульса, выход первого элемента задержки соединен с первым входом первого элемента ИЛИ, выход которого соединен с входом сброса четвертого формирователя короткого импульса, первый вход первого элемента И является тактовым входом регистра, второй вход первого элемента И соединен с инверсным тактовым входом второго формирователя короткого импульса, с первым входом второго элемента ИЛИ, с первым входом второго элемента И, с инверсным тактовым входом третьего формирователя короткого импульса и с инверсным выходом четвертого формирователя короткого импульса, прямой выход которого соединен с вторым входом первого элемента ИЛИ и с третьими входами ячеек памяти, выход первого элемента И соединен с входом второго элемента задержки, с прямым тактовым входом и с входом сброса первого формирователя длинного импульса, с прямым тактовым входом первого формирователя короткого импульса и с пятыми входами ячеек памяти, выход первого формирователя длинного импульса соединен с инверсным тактовым входом первого формирователя короткого импульса, вход сброса которого соединен с выходом второго элемента И, второй вход второго элемента И соединен с выходом второго элемента ИЛИ, первый вход которого соединен с выходом второго элемента задержки, второй вход второго элемента ИЛИ соединен с прямым выходом первого формирователя короткого импульса, инверсный выход которого соединен с вторым входом третьего элемента ИЛИ, выход третьего элемента ИЛИ соединен с четвертыми входами ячеек памяти, инверсный выход второго формирователя короткого импульса соединен с входом сброса третьего формирователя короткого импульса, прямой выход которого соединен с вторыми входами ячеек памяти, инверсный выход третьего формирователя короткого импульса соединен с входом сброса второго формирователя короткого импульса, прямой выход которого соединен с первыми входами ячеек памяти.1647651 1 Ы Редактор орректор О, Кундрик ыль к аз 1404 Тираж 355 Подписное ВНИИПИ Государственного комитета по изобретенияь 1 и открытиям при ГКНТ СССР 113035, Москва, Ж. Раушская наб,; 4/5 агарина, 101 енно-издательский комбинат "Патент", г, Уж Прои гк 1Составитель А.Воронин ехред М.Моргентал