Цифровой умножитель частоты
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Номер патента: 957206
Автор: Камынин
Текст
ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОИУ СВИДЕТЕЛЬСТВУ Союз СоветскииСоцналистическниРеспублик и 957206(088.8)ч пв двлвк изобретений и открытийДата опубликования описания 09,09,82(72) Автор Н. А. Камынин обретения ышевский ордена Трудового институт им. акад. расного ЗнаП. Королева(71) Заявите 64) ЦИФРОВОЙ УМНОЖ ЛЬ ЧАСТ рой регистры паи генератор импты 2 1. и, сумматор, триггер ов эталонной частоныйаа др фор мирумножения входных сигнало коэффициент к непрерывного сигнала при изменени ния выходного частоты на вДель изоб ходе умножителя.ретения - расширениеента умнокения за сможностк умноженияиент и повышение тоизменениях входно диапа- чет ас бполучения ьоз бный коэффиц умножения пр на дроности к ает Поставленная цель д что в цифровой умножи держащий формирователь ла, первый к второй эл и второй управляемые д первый и второй регистр матор, триггер и генер лонной частоты, причем теля входного сигнала тель частоты, совходного сигна- менты И, первый елитепи частоты, ы памяти, сумтор импульсов этавход формироваявляется входом 1Изобретение относится к информационно-измерительной технике.Известен цифровой умнокитель частоты, содержащий формирователь входного сигнала генератор импульсов эталонной частоты, первый и второй управляемые делители частоты, счетчик к регистр памяти 1.Недостатком данного умножителя является низкая точность -множения час 1 о тоты, обусловленная возникновением систематической ошибки при неизменной ч тото входного сигнала и случайной ошк ки с ненулевым математическим ожиданием прк изменении частоты входного сигнала. Кроме того, диапазон частоты входного сигнала этого устройства ограничен целым числом.Наиболее близким по техлкческой сущ.ности к предлагаемому является цифровой зо умножитель частоты, содержащий формирователь входного сигнала, первый и втоэлементы И, первый и второй управмые делители частоты, первый и втоНедостатками известного устройства ются невозможность обеспечения206 4импульсов, второй регистр 11 памяти,первый сумматор 12, третий и четвертыйрегистры 13 и 14 памяти, второй накапливающий сумматор 15.Устройство работает следующим образом.Сигнал входной последовательностис периодом Т поступает на вход формирователя 1 входного сигнала, который формирует управляющие импульсыдлительностью Т, которые с выхода 2формирователя 1 входного сигнала поступают на вход логического элементаИ 3, разрешая прохождение импульсов счастотой Ео с выхода генератора 5импульсов эталонной частоты на вход накапливающего сумматора 15. Б регистрах 13 и 14 памяти предварительно записаны числа сс, и Ъ соответственно,20 Спустя промежуток времени, равный Тна вход сумматора 15 поступаетЙ =ТхЕоимпульсов, на вход управляемогоделителя 4 частоты поступаетХ 1Д, - импульсоВ,где и - число разрядов сумматора 15;д., - остаток, содержащийся в сумматоре 15 по окончанию ин 30 тервала времени Т.На вход счетчика 10 импульсов поступает Э 957 умпожителя частоты, выход формирователя входного сигнала соединен с первым входом первого элемента И, второй вход которого соединен с выходом генератора импульсов эталонной частоты, с входом установки в единицу триггера и с первым входом второго элемента И, второй вход которого соединен с прямым выходом триг гера, а выход второго элемента И соеди-, нен с входом второго управляемого делителя частоты,разрядных выходоВ первого управляемого делителя частоты соединены соответственно с и старшими входцымв разрядами второго регистра памяти, а выход переноса сумматора соедипен с входом установки в ноль триггера, введены счетчик, третий и четвертый регистры памяти и второй накапливающий сумматор, причем выход первого элемента И соединен с управляющим входом . накапливающего сумматора, и входных разрядов второго слагаемого которого соединены соответственно с и выходными разрядами третьего регистра памяти, и выходных разрядов накапливающего сумматора соединены соответственно с и младшими разрядами второго регистра памяти, а выход переноса накалливающего сумматора - с входом первого управляемого делителя частоты, н установочных входов которого соединены соответственно с и выходными разрядами четвертого регистра памяти и с и входами первого слагаемого первого сумматора,2 и входов второго слагаемого которого соединены соответственно с 2 п входными разрядами второго регистра памяти, выход первого управляемого делителя частоты соединен со счетным входом счетчика, выход которого соединен с входом первого регистра памяти и выходных разрядов первого регистра памяти соединены соответственно с и установочными входами второго управляемого делителя частоты выход которого соединен с управляющим входом первого сумматора и является выходом цифрового умножителя частоты.На чертеж изображен цифровой умно- житель частоты.Цифровой умножитель частоты содержит формирователь 1 входного сигнала, поступающего по входу 2, первый логический элемент И 3, первый управляемый делитель 4 частоты, генератор 5 импульсов эталонной частоты, второй логический элемент И 6, второй управляемыя целитель 7 частоты, триггер 8, первьй регистр 9 памяти, счетчик 10 Э 5 где д - остаток со импульсов,Если ь= а = Оф то Мс М ЬЫХи Одержащийся в делителе 4 частоты по окончанию интервала времени тх.Йо окончанию интервала времени Т чис 40ло Й 1 из счетчика 10 импульсов переписывается в первый регистр 9 памяти и определяет коэффициент деления второго управляемого делителя 7 частоты, на выходе когорого импульсы будут появляться через интервалы45МЬЫХ5 957т,е. частота выходного сигнала равна МЬЫХ=СО Ризменяя с можно получить практически любой, квк целый, так и дробный коэффициент умножения с достаточно высокой точностью, твк как оо меняется с шагом 1/1", В реальных условиях дФ О, д 2 Ф О. Это приводит к возникновению0 ошибки в формировании выходной последовательности, при этом Мо- Ьжди 2Ь,М -ЬТьыхр Тхо 20 М +1ТЬЫхО Погрешность равна ЬТ: -- +Ьо Ъ Так как каждый выходной импульс име 25 ет временной сдвиг ЬТ относительно идеальной последовательности, то этот сдвиг приводит к появлению накапливающегося временного опережения. С целью периодической компенсации данной погрешностк введены второй регистр 11 памяти, сумматор 12, триггер Я и второй элемент И 6.В исходном состоянии единичное состояние прямого выхода триггера 8 раз решает прохождение импульсов эталонной частоты через второй логический элемент И 6 на вход управляемого делителя 7 частоты. По окончанию временного интервала Т остатки аи д 2 из 40 сумматора 15 и делителя 4 частоты переписываются во второй регистр 11 памяти. Затем, прн появлении очередного К-го выходного импульса, в сумматоре 12 вычисляется величина 2" Р-К (д+ 45 + д 2 Ц, Когда эта величина становится меньше нуля, то импульс с выхода сумматоре. 12 устанавливает на выходе трнгжра 8 нулевое состоянке и очередной импульс с выхода генератора 5 не по ступает на вход делителя 7 частоты, а устанавливает на выходе триггера 8 единичное состояние, поэтому на выходе делителя 7 частоты импульс появляется через интервал времени 55 206а так как в этот момент накопленная ошибка равна КЬТ= то она полностьюокомпенсируется. С приходом очередного импульса длительностью Тк устройство работает аналогично.Благодаря введению счетчика 10 импульсов обеспечивается непрерывное формирование выходного сигнала и непрерывное слеженке эа изменениями частоты входного сигнала, так как после переписи кода в регистр 9 памяти счетчик 10 импульсов готов к работе, а делителем 7 ыастоты управляет регистр 9 памяти.Таким образом, по сравнению с известным, предлагаемое устройство полностью устраняет указанные недостатки, что позволяет существенно расширить область применения умножителя.Формула изобрвтенияЦифровой умножитель частоты, содержащий формирователь входного сигнала, первый к второй элементы Ы, первый и второй управляемые делители частоты, первый и второй регистры памяти, сумматор, триггер к генератор импульсов эталонной частоты, прячем вход формирователя входного сигнала является входом цифрового умно- жителя частоты, выход формирователя входного сигнала соединен с первым входом первого элемента И, второй вход которого соединен с выходом генератора импульсов эталонной частоты, с входом установки в единицу триггера и с первым входом второго элемента И, второй вход которого соединен с прямым выходом триггера, выход второго элемента И соединен с входом второго управляемого делителя частоты, и разрядных выходов первого управляемого делителя частоты соединены соответственно с о старшими входными рвэрядамк второго регистра памяти, выход переноса сумматора соединен с входом установки в ноль триггере, о т - л и ч а ю щ и й с я тем, что, с целью расширения диапазона коэффициента умножения за счет получения воэможности умножения на дробный коэффициент н повышения то:нос-.,н умножения при изменениях входной частоты, в него введены счетчик, третий н четвертый регистрь, памяти и второй накапливающий сумматор, причем выход червого элемента И соединен с управляющим входом цчкаплква ющего сумматора, о входных разрядоввторого слагаемого которого соединенысоответственно с о выходными разрядами третьего регистра памяти, и выход-ных разрядов накапливающего сумматорасоединены соответственно с и младшимивходными разрядами второго регистра памяти, а выход переноса накапливающегосумматора - с входом первого управляемого делителя частоты, и установочных 16шодов которого соединены соответственнос и выходными разрядами четвертогорегистра памяти и с о входами первогослагаемого первого сумматора, 2 п входов второго слагаемого которого соедииены соответственно с 2 выходнымиразрядами второго регистра памяти, выход первого управляемого делителя частоты соединен со счетным входом счетчика, выход которого соединен с входом первого регистра памяти, п выходных разрядов первого регистра памяти соединены соответственно с о установочными входами второго управляемого делителя частоты, выход которого соединен с управляющим входов первого сумматора и является выходом цифрового умножителя частоты.Источники информации,принятые во внимание при экспертизе1, Авторское свидетельство СССР % 634277, кл. С 06 Р 7/52, 1975. 2. Авторское свидетельство СССРМ 663068, кл. Н 03 В 19/10, 1976ираж 731 осударственного ком елам изобретения и Москва, Ж, Рауш Закы 6600/38ВНИИПИ 1303 илиал ППп "Патент", г. Ужгор Составитель Редактор В, Пилипенко Техред С,Миусеорректор М. КоПодп нтета СССР ткрытий ская набд. ул. Проектная
СмотретьЗаявка
3223033, 20.11.1980
КУЙБЫШЕВСКИЙ ОРДЕНА ТРУДОВОГО КРАСНОГО ЗНАМЕНИ АВИАЦИОННЫЙ ИНСТИТУТ ИМ. АКАД. С. П. КОРОЛЕВА
КАМЫНИН НИКОЛАЙ АЛЕКСАНДРОВИЧ
МПК / Метки
МПК: G06F 7/68
Метки: умножитель, цифровой, частоты
Опубликовано: 07.09.1982
Код ссылки
<a href="https://patents.su/4-957206-cifrovojj-umnozhitel-chastoty.html" target="_blank" rel="follow" title="База патентов СССР">Цифровой умножитель частоты</a>
Предыдущий патент: Генератор случайных процессов
Следующий патент: Устройство для вычисления функций
Случайный патент: Устройство для сортировки плодов