Запоминающее устройство с обнаружением и исправлением ошибок

СОК)З СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК 9) ъ 1 1603440 А я)5 6 11 С 29/00 ГОСУДАРСТВЕННЫЙПО ИЗОБРЕТЕНИЯМПРИ ГКНТ СССР ОМИТЕТОТКРЫТИЯМ ИСАНИЕ ИЗОБРЕТЕНИЯ ЪС ы". 0 ййМ В).,". телЪчебнАЙ ч(21) 4468860/24-24 (22) 01.08.88 (46) 30.10.90. Бюл. М 40 (72) Е.И,Николаев и Е.З.Храпко (53) 681327 (088,8) (56) Авторское свидетельство СССР М 1127011, кл. 6 11 С 29/00, 1983.Авторское свидетельство СССР М 1073799, кл, 0 11 С 29/00, 1982. (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО ОБНАРУЖЕНИЕМ И ИСПРАВЛЕНИЕ ОШИБОК (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано в запоминающих устройствах на многоразрядных интегральных микросхемах. Цель изобретения - повышение нэ 15 П(д ф/г) дежности устройства за счет обнаружения и исправления модульных ошибок путем преобразования их в однократные. Устройство содержит блок кодирования 1, группу 2 празрядных модулей памяти 2,12.гп+К блок декодирования 3, группу регистров 4, группу мультиплексоров 5, первый 6 и второй 7 блоки из и групп элементов И, группу элементов ИЛИ 8, дешифратор 9, группу элементов НЕ 10 и блок 11 имитации ошибок. Устройство позволяет обнаруживать и исправлять модульные ошибки, возникающие в многоразрядных микросхемах памяти, проводить диагностику функционирования путем отключения посредством блока имитации ошибок любых модулей памяти.1 ил.(и) слов. Изобретение относится к автоматике и вычислительной технике и может быть использовано в запоминающих устройствах на многоразрядных интегральных микросхемах.Цель изобретения - повышение надежности устройства за счет обнаружения и Исправления модульных ошибок путем преобразования их в однократные.На чертеже приведена блок-схема Предлагаемого устройства.Устройство содержит блок 1 кодирования, группу 2 модулей памяти, блок 3 декоцирования, группу 4 регистров, группу 5 мультиплексоров, блоки 6 и 7 элементов И, группу 8 элементов ИЛИ, дешифратор 9, группу 10 элементов НЕ и блок 11 имитации ошибок, На чертеже обозначены: 12 - группа информационных входов; 13 и 14 - группы адресных входов; 15 - группа входов управления; 16 - группа входов контроля;17 - группа информационных выходов,Группа 2 модулей памяти состоит из в+1 модулей памяти с и информационными входами и выходами, Группа 5 мультиплексоров 5 содержит в+1 мультиплексоров с и информационными входами и и входамиуправления. Блоки 6 и 7 включают и групп по ги+1 двухвходовых элементов И, Группа 8 элементов ИЛИ состоит из ги+1 групп по и двухвходовых элементов ИЛИ.Блок 1 предназначен для выработки контрольных разрядов к каждому слову входной информации, которые реализук)т информационное резервирование, необходимое для обнаружения и исправления ошибок. В общем случае блок 1 может быть реализован на основе соответствующим образом запрограммированного постоянного полупроводникового запоминающего устройства (ППЗУ). Кодирование может быть осуществлено, например, на основе кода Хэмминга, Каждый модуль 2 памяти представляет собой оперативное запоминающее устройство со структурой 2" слов по и разрядов, имеющее и информационных входов и выходов, р адресных входов и входы управления (" Запись - считывание", "Выборка кристалла"). Модуль памяти может состоять из одной или нескольких микросхем, соединенных параллельно соответствующими выводами для. увеличения числа и-разрядных слов, Каждый модуль 2 памяти содержит и-разрядное слово с разрядами (; (ги+Ц+1; 2(а+)+1; , Ыт+М)+).Блок 3 предназначен для обнаружения и исправления ошибок на основе анализа, поступающего на его вход при считывании слова, содержащего избыточную информацию (е основных и К контрольных разрядов). Если представить в виде таблицы все возможные случаи искажения входной информации, то каждому (ги+1 с)-разрядному слову следует поставить исходное ги-разрядное слово и рассматривать последнее как результат исправления ошибок, возникших в запоминающем устройстве. В таблицу следует включить также признаковые разряды, указывающие на наличие ошибки и ее характер(кратность, исправляемость и т,д.). Таким. образом, блок 3 подобно блоку 1 представляет собой функциональный преобразователь, который может быть реализован на основе ППЗУ, запрограммированного в соответствии с указанной таблицей,Группа 4 регистров предназначена для временного хранения информации, считанной по определенному адресу, которая представляет собой и слов по в+1 разрядов, Хранение осуществляется в регистрах 4,1,4,2, , 4.и, имеющих независимые информационные входы и выходы и общий вход управления (записи), с целью регенерацииинформации при записи. Группа 5 мультиплексоров предназначена для выбора одного и+1-разрядного слова, определяемого старшими (младшими) о-разрядами адреса, и передачи этого слова в блок 3, Каждый из мультиплексоров 5,1, 5,2, ., 5.и+1 коммутирует и информаци-онных входов (направлений) на один выход (одно направление) под действием управляющего кода 1, 2, ., и. Блок б предназначен для коммутации(передачи) слова входной информации сконтрольными разрядами (и+-разрядного слова) на соответствующие входы модулей памяти, которые определяются старшими (младшими) о-разрядами адреса, Каждая группа 6,1, 6,2, , б,и элементов И управляется одним из выходов 1.2, ., и дешифратора 9,Блок 7 предназначен для регенерации информации; при записи очередного а+кразрядного слова необходимо переписывать остальные (п) слов, поскольку запись может производиться только группами по и слов, что связано с организацией модулей памяти 2.1, 2.2, , 2.в+1. Блок 7 передает на информационные входы модулей памяти через группу элементов ИЛИ информацию с регистров 4, блокируя при этом одно из слов, которое замещается подлежащим записи словом, поступающим с блока 6. Группа элементов ИЛИ 8 выполняет функцию обьединения информации, поступающей с блоков 6 и , в процессе записи нового слова информации и регенерации (перезаписи)5 10 20 2530 35 40 45 50 Дешифратор 9 в соответствии со старшими (или младшими) ц-разрядами адреса, поступак щими на его вход, управляет порядком считывания и записи (регенерации) информации,Группа элементов НЕ 10 инвертирует выходы 1, 2, и дешифратора 9 с тем, чтобы обеспечить такое управление блоком 7, при котором одно слово информации блокируется.Блок 11 предназначен для имитации групповы" ошибок (неисправностей) при контроле работоспособности (тестировании) запоминающего устройства с целью проверки способности устройства обнаруживать и исправлять ошибки. Блок 11, воздействуя на входы разрешения модулей памяти, позволяет исключать из работы любые модули памяти 2.1, 2,2,- 2,щ+М. Блок 11 подобно блокам 1 и 3 представляет собой функциональный преобразователь, реализуемый в общем случае на основе ППЗУ.Устройство функционирует следующим образом.В режиме записи информации, определяемом сигналами на входе 15, поступающее на входы 12.1, 12.212,в информационное слово, содержащее щ двоичных разрядов, сопровождаемое адресным словом, содержащим (р+ц) разрядов, дополняется в блоке 1 контрольным словом, содержащим 1 разрядов в соответствии с требуемым кодовым расстоянием (избыточ- . ностью). Режим записи состоит из двух фаз (тактов). В первой фазе производится считывание по адресу р из модулей памяти 2,1, 2.2, ., 2,щ+1 и запись считанной информации в группу регистров 4, во второй фазе - запись слова, поступившего с информационных входов устройства и дополненного контрольными разрядами,модули памяти 2.1, 2.2, , 2.а+1 с одновременной регенерацией остальных (и) слов, которые должны быть записаны одновременно в силу специфической организации модулей памяти 2.1, 2.22.гп+К, Подлежащие записи в+К разрядов записываются как слово, определяемое стаошими (или младшими) ц-разрядами адреса, поступающими на вход дешифратора 9. С помощью выходных сигналов дешифратора подлежащее записи слово поступает через блок б, регенерируемые слова поступают через блок 7, в котором блокируется слово, подлежащее записи с информационных входов.В режиме считывания информации, определяемом сигналами на входах 15, 13 и 14, производится запись в группу регистров 4, Затем мультиплексоры 5 выбирают одно слово в соответствии со старшими (младшими) ц-разрядами адреса на входе дешифратора 9 и передают его на блок 3, который производит обнаружение и исправление ошибок.В режиме контроля производится проверка работы устройства при различных значениях кода на входах 16, При этом блок 11 производит отключение модулей памяти 2 1, 2.2, , 2.гп+К в различных комбинациях, В зависимости от поставленной задачи изначений гп и К устройство может исправлять ошибки типа выхода из строя любого модуля памяти 2,1, 2.2, .:, 2.щ+1 или даже нескольких модулей, выдавая при этом признаковые коды, указывающие на наличиеошибки (неисправности), на ее кратность, исправляемость и т,д,Таким образом, в предлагаемом устройстве достигается повышение надежности за счет преобразования групповыхошибок, характерных для многоразрядных интегральных микросхем памяти, в однократные, что основано на таком группировании информации в многоразрядных микросхемах памяти, при котором выход из строя одной микросхемы сказывается только на одном основном или контрольном разряде слова, В устройстве объем памяти не зависит от размера исправляемых групповых ошибок,Формула изобретения Запоминающее устройство с обнаружением и исправлением ошибок, содержащее блок кодирования, блок декодирования, дешифратор, группу и-разрядных модулей памяти, входы выборки и записи которых объединены и являются одноименными входами устройства, входы адреса модулей памяти группы объединены и являются входами адреса первой группы устройства, входы адреса второй группы устройства соединены с входами дешифратора, информационные входы устройства соединены с входами блока кодирования, выходы блокадекодирования являются информационными выходами устройства, о т л и ч а ю щ е ес я тем, что, с целью повышения надежности устройства, в него введены группа регистров, группа мультиплексоров, первый и второй блоки из и групп элементов И, группа элементов ИЛИ, группа элементов НЕ,блок имитации ошибок, входы которого являются входами контроля устройства, выходы блока имитации ошибок соединены с соответствующими входами разрешения модулей памяти группы, информационные входы устройства и выходы блока кодирования соединены с соответствующими входами первой группы первого блока элементов1603440 Составитель М.ЛапушкинТехред М,Моргентал Корректор В.Гирняк Редактор А,Лежнина Заказ 3389 Тираж 485 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 И каждой группы, входы второй группы ко торых объединены и соединены с соответствующими выходами дешифратора, входами соответствующих элементов НЕ группы и управляющими входами мультиплексоров группы, выходы которых соединены с входа.ми блока декодирования, выходы первого блока из п групп элементов И соединены с соответствующими входами первой группы элементов ИЛИ группы, входы второй группы которых соединены с выходами второго блока из и групп элементов И, выходы элементов ИЛИ группы соединены с информационными входами модулей памяти группы, выходы которых соединены с входами регистров группы, входы записи которых объе-, динены и подключены к входу записи 5 устройства, выходы регистров группы соединены с соответствующими информационными входами мультиплексоров группы, управляющие входы которых объединены и подключены к входам первой группы второ го блока элементов И каждой группы, входывторой группы которых объединены и соединены с выходами соответствующих элементов НЕ группы.