Устройство для моделирования нейрона

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 1)5 С 06 С 7/60 ГОСУДАРСТВЕННЫИ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯПРИ ГННТ СССР 1 ЖОЮ 398ПАТЕНТКО- ТЕХИИЧЧЕ Р 1;РЩ) Тгд 254) УСТРОЙСТВО ДЛЯ, МОДЕЙРОНА АНИЯ(56) Авторское свидетВ 682910, кл. С 06 С зобретение относитсяки и вычислительной т бласт отехнический бион ник честве ыть использовано в може элем рока расп чест ков В.Д нта неиронных сетеи дл ия процессов, в устрой знавания образов, а та е элемента анализаторн моделтвахжевк нов ство СССРО, 1977. т ПИСАНИЕ ИЭОБРЕТЕНИА ВТОРСНОМУ СВИДЕТЕЛЬСТВУ1596356 30 тур в системах управления, Цель изобретения - расширение функциональных возможностей за счет управления модиФикацией синаптических весов. ПоРставленная цель реализуется путем введения п блоков 3 3 модифи 1 ф ькации синаптических весов. Введение Изобретение относится к бионике и вычислительной технике и может быть использовано в качестве эле мента нейронных сетей для моделирования биологических процессов, в уст" ройствах распознавания образов, а также в качестве элемента анализаторных структур в системах управления 20 и является усовершенствованием основного изобретения поавт.св. Р 682910.Цель изобретения - расширение функциональных возможностей за счет управления модификацией синаптических 25 весов.На фиг.1 представлена функциональная схема устройства для моделирования нейрона; на фиг.2 - схема блоков 3 -3 модификации синаптических весов.Устройство для моделирования нейрона содержит п входов 11,1, каждый иэ которых может быть возбуждающим и тормозящим, и блоков 2 2 изменения синаптических весов, выполненных в виде цифровых интеграторов, и блоков 3 3 модификации синапсов, первый сумматор 4 первый цифровой интегратор 5, вход 6, управ ляющий изменением веса пространственного суммирования, второй .сумматор 7, второй цифровой интегратор 8, схема 9 сравнения с нулем, вход 10, управляющий изменением веса выходйой 1 45 величины, третий цифровой интегратор 11, вход 12, управляющий изменением длительности временного суммирования, четвертый цифровой интегратор 13, вход 14, управляющий изменением неза висимой переменной, вход 15, управляющий изменением порога. Блоки 3 -3. модификации синапсасодержат пятый цифровой интегратор16, схему совпадения 17, третий сум 55матор 18, шестой цифровой интегратор19, седьмой 20 и восьмой 21 цифровыеинтеграторы, первый 22, второй 23,блоков 3 3модификации синаптических Весов позволяет автоматическиосуществлять изменение значений синаптических весов интегральной характеристикой устройства в зависимости от входной активности. 2 ил.,1 п.ф-лы. 1,третий 24 и четвертый 25 управляющие входы блока.Устройство работает следующим образом.При появлении на выходах 1 -11 11 сигналов х;4 С (фиг.1) происходит отработка изменения синаптических весов у блоками 33модификации синапсов и одновременно умножение потоков приращений входных сигналов х,Д С на текущие значения синаптиче 1ских весов М записанных в регистрахюинтегральных функций цифровых интеграторов 2,-2 с выходов блоков 3.в 1 3 модификации синапсов. Полученные произведения с выходов ийтеграторов 2 1-2 поступают на входы первого сум 11матора 4, где осуществляется пространственное суммирование этих сигналов,Полученная сумма с выхода первого сумматора 4 поступает на первый вход (переменной интегрирования) первого цифрового интегратора 5, в котором умножается на вес пространственного суммирования, изменением которого управляет вход 6, Произведение с выхода первого цифрового интегратора 5 поступает на первый вход второго сумматора 7, на третий вход которого с выхода четвертого цифрово- . го интегратора 13 подается произведение значений порога и независимой переменной, причем, значение порога заносится в регистр подынтегральной функции четвертого цифрового интегратора 13 с управляющего входа 15, а независимая переменная поступает на вход переменной интегрирования четвертого цифрового интегратора 13 с управляющего входа 14. В этот же момент времени значение результата временного суммирования, полученного на предыдущем шаге (на первом шаге оно равно нулю) и хранящеесяв регистре подынтегральной Функции второго цифрового интегратора 8,умножается в этом интеграторе на прира 5 , 159635 щение независимой переменной инте,.грирования третьего цифрового интегратора 11, в котором умножается на значейие длительности временного суммирования, записанное в регистре5 подынтегральной функции третьего цифрового интегратора 11 с входа, и подается на второй вход второго сумматора 7, Результат временного суммирования, полученный на данном шаге во втором сумматоре 7, поступает на вход подынтегральной функции второго цифрового интегратора 8. где на следующем шаге умножается на значе. ние независимой переменной, подаваемой с управляющего входа 14. Полученное произведение с выхода второго цифрового интегратора 8 поступает на вход переменной интегрирования 20 третьего цифрового интегратора 9, где умножается на значение веса выходной величины, подаваемое с управляющего входа 10. Если полученное в третьем цифровом интеграторе 9 25 произведение больше нуля, то на выходе устройства появляется сигнал. Если произведение отрицательное, то сигнал на выходе отсутствует. Таким образом, введение блоков модификации синапсов позволяет осуществлять автоматическое изменение значений синаптических весов в функции от входной активности, что расширяет функциональные возможности устройствай 35 для моделирования нейрона и возможности его применения в,различных адаптивных и самообучающихся системах. Формула изобретения1. Устройство для моделирования нейрона по авт.св. 9 682910, о т -6 6л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет управления модификацией синаптических весов, в него введены и блоков модификации синапсов по числу синаптических входовустройства, входы которых соединеныс входами устройства, а выходы соединены с управляющими входами цифровых интеграторов. 2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок модификации синапса содержит четыре цифровых интегратора, схему совпадения и сумматор, выход которого является выходом блока модификации синапса и соединен с вторым входом второго цифрового интегратора, первый вход которого соединен с первым управляющим входом блока и соединен с первым входом четвертого цифрового интегратора, первый выход которого соединен с первым входом третьего цифрового интегратора, а второй выход с инверсным входом схемы совпадения, прямой вход которой соединен с выходом первого цифрового интегратора, первый вход которого является входом блока, выход схемы совпадения соединен с первым входом сумматора, второй вход которого соединен с выходом четвертого цифрового интегратора, а третий вход - с инверсным выходом третьего цифрового интегратора, второй вход которого и вторые входы четвертого и первого цифровых интеграторов соединены с управляющими входами блока соответственно.Тираж 56 Подписи роизводственно л, Гагарина, 1 О аказНИИПИ осударственного комитета по изобретениям и открытиям при ГКНТ СЧС 113035, Иосква, Ж, Раушская наб д. 4/5 ельский комбинат "Патент", г. Ужго