Устройство детектирования сигналов с фазоразностной модуляцией

,ах обмена дискретной информацией дляприема сигналов с фазоразностной модуляцией (ФРМ) .Цель изобретения - повышение помехоустойчивости путем уменьшения влияйия нестабильности блока задержки.На фиг. 1 изображена структурнаЭлектрическая схема предлагаемого устройства; на фиг. 2 - схема декодера.Устройство содержит блок 1 задержги, первый, второй фаэовые детекто 1 ы 2 и 3, фазовращатель 4, первый,торой блоки 5 и 6 оценки знака, перый, второй блоки 7 и 8 выделения аболютной величины, блок 9 сравнения,екодер 1 О, коррелятор 11, блок 12синхронизации. Декодер 10 состоит иэрегистров 13 сдвига, коммутаторов 14г дешифратора 15.Устройство работает следующим образом,25 Пусть. принимается радиосигнал, представляющиц собой смесь помех:и гголезного сигнала, у которого информация заложена в междискретную Фазовую разность, При этом передаваемый сигйал состоит из синхросигнала 1 Б .и непосредственно информационной части Э ). На вьгходе фазовых детекторов 2 и 3 Формируются значения двух проекций видеосигнала на координатные оси Х и г".:Х=Ч, созЬ+М);(1)У=Ч здп(+В )Г 01Ю=Ч-Мы ) переданная разность Фаз двух соседних посылок; фазовый сдвиг, вносимый линией задержки вследствие условия. Х 13, Л 13, ЬГ 13На выходах блоков 5 и 6 Формируются логические значения знаков соответствующих проекций, например:1 при Яьяп Х 0,50Х=0 при Бъ 8 п Х(0;(2)1 при Яь.дп УР),в0 при Бдп 7(0.При такой жесткой логике даннуюи,ю 155операции можно выполнить на компараторе с нулевым порогом. Возможна и реализация данного устройства по "мяггде Чщ - амплитуда сигнала; кой" логике, когда вводятся пороги по обоим знакам.Логическое значение выходного сигнала блока 9 Ь определяется неравен" ством, которое зависит от значений амплитуд квадратур на выходах блоков 7 и 8, например: 1 приЧ,созе+0) )Ъ 1 Ч,з 1 п(4+9,)1= О приЧасов(г 1+аг) ) с Ч,з 2 п(г 1+дУц,(3)С учетом соотношений (2) и (3) положение принятого сигнала на Фаэовой плоскости с точностью до угла Г/4 определяется тремя координатамиХ, У,Е. Но так как во все три координа" ты входит неопределенный фазовый наЪег у е(0,2, Г), определяемый,параметром блока 1, то для однозначного соответствия между переданной разностью Фаз и ее оценкой по координатам Х, У) такой обработки недостаточно. Чтобы устранить влияние Фаэовой неоднозначности, вносимой блоком 1, в устройство детектирования введен декодер 10, Функционирующий совместно с коррелятором 11 и блоком 12. С учетом того, что в декодере 10 берутся выборки логических символов Х,7 алгоритм его функционирования можно представить в виде ХЦ при ЯГ 1=Х(13, ТГ 1 Ц 2 ь = У при Б 11=Л 13, К 1 ХЦ при БС 1=СХ(11, Х.С 13 (4) гСЦ при, Я 1=1 г 11, 1,1 где- текущий номер выборки; 2 1 - выходные значения декодера; Я 1- 1-й бит синхросигнала созначением координат Ллгоритм (4) оптимально с точки зрения помехоустойчивости и независи м мо от начальной фазовой разности бу, вносимои блоком 1, обеспечивает классификацию принимаемого множества значений Фазовых разностей на два подмножества: подмножество сигналов ц,), у которых Фаэовая разность равна 0; подмножество сигналовс Фазовой разностью. Это достигается тем, что . все принимаемые сигналы, у которых знаки выбранной квадратуры совпадают со знаком принятой большей по абсолютному значению квадратуры 1-го бита синхрослова, образуют подмножество5 157707/ , а сигналы, у которых знак квадратуры инверсен знаку принятой боль" шей па абсолютному значению квадратуры 1-го бита синхрослова образуют15 подмножество. Рассмотрим подробнее работу декодера 10 по алгоритму (4). Входная информация Х,У,Ь записывается в соответствующие регистры 13 сдвига, управляемые сдвигавыми импульсами СИ устройства 12 синхронизации. Глубина записи каждого из регистров равна И, где Б равно числу бит, образующих передаваемьп сицхросигцал,Записанные в регистрах 13 (И) -е выборки оценок сигналов поступают ца входы дешифратора 15, Значения выходных сигналов декодера 10, снимаемых с выходов коммутаторов 14, определяются из слецующих выражений, реализую) щих алгоритм (4) в логике:521=ХС 23 ХГ 13 1,1 Д+УС 23 У 1 Д 1,(1 Д++ХЫ 3 Х 1т,13+КСИВ.713 Т. 13Эти сигналы подаются ца вход карре лятора 11, осуществляющего сравнение принятого и продетектиравацного кода синхросигцала В 21, БГ 31БГГ 1 с его копией (эталоном). Эта операция может выполняться простой схемой сравнения (савпадения), Выходными35 сигналами устройства детектирования являются выходные данные с декодера 10, тактовые импульсы (ТИ) выборки и признак начала обработки данных сблока 12формула изобретенияУстройство детектирования сигналов с фазораэностной модуляцией, содержащее первьп и второй фазовые детекторы, первые входы которых ивход блока задержки являются входом устройства, выход блока задержки сое , динен с вторым входом первого фазового детектора и через фазовращатель на . /2 с вторым входом второго фазового 8 6детектора, первый блок оценки анака,коррелятор, и блок синхронизации, о тл и ч а ю щ е е с я тем, что, с целью повышения помехоустойчивости путем уменьшения влияния нестабильностиблока задержки, введены второй блокоценки знака, первый, второй блокивыделения абсолютной величины, блоксравнения и декодер, причем выход первого фазового детектора соединен свходами первого блока определениязнака и первого блока выделения абсолютной величины, выход которого соединен с первым входам блока сравнения,.второй вход которого соединен с выхсдом второго блока выделения абсолют"цай величины, вход которого и входвторого блока определения знака соединены с выходом второго фазового детектора, выходы первого и второго б.:окав определения знака и выход блокасравнения саепицены соответственнос первым, вторым, третьим входами декодера, выход которого является первым выходом устройства н через коррелятор соединен с вхадамц блока синхронизации, первый выход которого соединен с входом синхронизации декодера, а второй и третий выходи являютсясоответственно вторым и третьим виходами устройства. 2. Устройство па п. 1, а т л и - ч а ю щ е е с я тем, чта декодер состоит из трех регистров сдвига, 3-1 коммутаторов, управляемых дешифраторам (И количество бит) в сицхрасигцале, дешифратара, причем первие входы регистров сдвига являются соответственна первым, вторым, третьим входами декодера, вторые входи регистров сдвига являются входом сицхронизации, входами дешифратора являются (Б)-е разряды регистров сдвига, входами первого коммутатора являются входы первого и второго регистров сдвига, входами (И)-го коммутатора являются (И)-е выходы первого и второго регистров сдвига, а выходами декодера являются выходы (Н) коммутаторов, выходы дешифратора соединены с соответствующими входами коммутаторов.1577078ю ФЯиниВР 3 ю ю ф.ФОйющй дфадрщГЮ ь Н,Лазареваоданич Корректор О. К Составит Техред М айцев Редактор аз 185 б Тираж 529 ПодписноеНИИПИ Государса и Т С(СР о изобретениям и открыт 35, Раушская наб., д. 4 твенного комитет113035, Москва,пр Производственн тельский комбинат "Патент", т . Ужгород, ул. Гагарина,