Цифровой коррелятор сигналов различной доплеровской частоты

СОЮЗ СОВЕТСКИХСОциАлистическихРЕСПУБЛИК 15/3 51) С БРЕТЕНИ ЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТпО изОБРетениям и ОТКРытиямпРи Гннт сссР ОПИСАНИЕ И К АВТОРСКОМУ СВИДЕ(56) Авторское свидетельство СССРФ 1201846 кл. О 06 Р 15/336, 1984,(54) ЦИФРОВОЙ КОРРЕЛЯТОР СИГНАЛОВ РАЗЛИЧНОЙ;ОПЛЕРОВСКОЙ ЧАСТОТЫ (57) Изобретение относится к измерительной технике. Целью изобретения является повышение быстродействия. Коррелятор содержит аналого-цифровые преобразователи (АЦП) 1,5, блок 2 задержки, блоки 3,4,9,13 элементов И,Вс ЯО 157161 2 А 2элементы И 6, 12, 23, 27, блоки 7, 1 О, 14 . элементов ИЛИ, блок 8 АЦП, блок 15 накопителей, дешифратор 16, делители 7,24 частоты, блок 8 делителей час" тоты, блок 19 определения максимального значения, регистры 20 и 21, генератор 22 тактовых импульсов, триггеры 25 и 26, элементы 28 и 29 задержки, умножители 30. В корреляторе осуществляется одновременное преобразование сигнала по одному из входов с помощью блока АЦП, запускаемых с разной частотой, накопление результатов корреляции и определение номера канала с максимальным значением результата накопления. 1 ил.Изобретение относится к измеритель-. ной и вычислительной технике и может быть использовано для измерения Ьуцкции взаимной корреляции между двумя случайными процессами, задержанными один относительно другого.Целью изобретения является повышение быстродействия.На чертеже приведена структурная схема предлагаемого циФрового коррелятора.Коррелятор содержит аналого-циФровой преобразователь 1 (АИП), блок 2 задержки, блоки 3 и 4 элементов И, аналого"циФровой преобразователь 5, элемент И 6, блок 7 элементов И:1 И, блок 8 аналого-циФровых преобразова-телей, блок 9 элементов И, блок 10 элементов ИЛИ, вход 11 запуска, элемент И 12, блок 13 элементов И, блок 14 элементов ИЛИ, блок 15 накопителей, дешиФратор 16, делитель 17 частоты, блок 18 делительной частоты, блок 19 определения максимального значения, регистры 20 и 21, генератор 22 тактовых импульсов, элемент И 23, делитель 24 частоты, триггеры 25 и 26, элемент И 27, элементы 28 и 29 задержки, умножители 30.Коррелятор работает следующим образом.В исходном состоянии триггеры 25 и 26 находятся в нулевом состоянии. Элемент И 23 заперт и импульсы гене 35 ратора 22 тактовых импульсов це проходят на ее выход. При поступлении импульса запуска на вход коррелятора производятся обнуление делителей 17 и 24, блока 15 накопителей и блока 18 делителей, а триггер 25 устанавливается в единичное состояние, Триггер 26 также устанавливается в единичное состояние. Установление триггера 25 открывает элемент И 23, в результате .чего импульсы с генератора 22 прохо.идят через элемент И 23 на вход делителей 17 и 24 и на вход блока 18 делителей. Установление триггера 26 в единичное состояние открывает элемент И , эле 50 мент И 6 и блок элементов И 4. Импульсы квантования с выхода первого делителя 17 (частота следования которых выбирается по теореме Котельникова) поступают на синхроходы АЦП 1 и 5,55 в которых аналоговые сигналы, поступающие на вход коррелятора, преобразуются в циФровой код. ЦиФровые отсчеты с выхода АЦП поступают ца блок 2 задержки, число выводов которогоравно И, где М - число вычисляемыхординат взаимной корреляционнойФункции, ЦиФровые отсчеты с выходовблока 2 задержки проходят через открытый блок элементов И 4, проходятчерез блок элементов ИЛИ 7 и поступают на блок 11 умножения. ЦиФровыеотсчеты с выходов второго АЦП 5 проходят через открытый элемент И 6, проходят через блок элементов ИЛИ 10 навторые входы блока 11 умножений, В умножителях 30 происходит перемножениевходных отсчетов. Результаты перемножения поступают в блок 15, где производится накопление результатов перемножения. При появл,ении импульса цавыходе делителя 24, который определяет время накопления, триггер 26 устанавливается в нулевое состояние. Через элемент И 27 этот импульс не проходит, так как триггер 26 был установлен в единичное состояние. Импульс свыхода делителя 24 задерживается вэлементе 28 задержки на время срабатывания блока 19 определения максималь -ного значения. Блок 19 анализирует выходные коды блока 15 и определяет коднакопителя с максимальным значением.Этот код выделяется ца выходе блока 19и поступает ца входы регистров. Импульс с выхода элемента Я задержки,задержанный ца время срабатывания блока 19, поступает на первый регистр 20и записывает код с выхода блока 19в регистр 20, Этот код поступает напервый выход коррелятора и несет ицФормацию о времени задержки принимаемых сигналов. Код с выхода регистра2 Л дешифрируется дешиФратором 16, навыходе которого появляется высокий потенциал на той шине, которая определяет номер канала блока 20 задержки,номер которого несет инФормацию о времени задержки. ДешиФратор 16 работаеттолько при поступлении на синхровходразрешающего потенциала, В остальныхслучаях на всех выходах дешиФратора16 нулевые уровни. Таким образом вблоке элементов И 3 открывается тотэлемент, который определяет номер канала задержки, ЦиФровые отсчеты этогоканала задержки блока 2 задержки через открытый элемент И блока элементов И 3 поступают ца все входы умножителей 30 через блок элементов ИЛИ 7.В связи с тем, что триггер 26 находится в нулевом состоянии открываютсятретий 9 и четвертый 13 блоки элементов И. В этом случае благодаря открытому блоку элементов И 9 цифровые отсчеты с выхода АЦП 5 и с выходов блока АЦП 8 проходят через блок элементов И 9; проходят через блок элементов ИЛИ 1 П и поступают на входы умножителей 30, В умножителях 11 происходит перемножение отсчетов и результат перемножения поступает на блок 15. В связи с тем, что блок элементов И 13 открыт, синхроимпульсы с выходов блока 18 делителей проходят на его выход, проходят через блок элементов ИЛИ 14 и поступают на накопители. По этим синхроимпульсам и происходит накопление результатов в блоке 15. При появлении импульса на выходе делителя 24 он проходит через 20 элемент И 27, устанавливает триггер 25 в нулевое состояние, а также проходит через элемент 29 задержки на синхровход второго регистра 21. В результате этого в регистр 21 записывается 25 код канала с максимальным результатом накопления, т,е. определяется смешение по частоте,1 оплера. Таким образом, в результате двух циклов вычисления взаимной корреляционной Функции 30 осуществляется вычисление и времени задержки и частоты Допрела. Таким образом удается в И/2 раз увеличить быстродействие и этим достичь .поставленной цели изобретения, В блоке 19 проходит на выход только номер канала, содержащего максимальное число.К концу вычислений информация о времени задержки записана в регистре 23, .а информация об разцости доп- А 0 леровских частот принимаемых сигналов записана в регистре 21.Формула изобретенияЦифровой коррелятор сигналов различной доплеровской частоты, содержащий два аналога-цифровых преобразователя, два делителя частоты, генератор тактовых импульсов, первый элемент И, два блока элементов И, группу умножителей, блок накопителей, блок задержки, первый триггер, причем информационные входы первого и второго аналогоцифровых преобразователей являются соответствующими информационными входами коррелятора, вход запуска первого аналого-цифрового преобразователя соединен с выходом первого делителя час-,тоты, а выход - с информационным входом блока задержки, вход установкив "1" первого триггера является входомзапуска коррелятора, а прямой выходсоединен с первым входом первого элемента И, о т л и ч а ю щ и й с я тем,что, с целью повышения быстродействия,в него дополнительно введены второй,третий и четвертый элементы И, триблока элементов ИЛИ, блок аналогоцифровых преобразователей, третий ичетвертый блоки элементов И, блокделйтелей частоты, первый и второйэлементы задержки, первый и второй регистры, блок определения максимального значения, второй триггер и дешифратор, тактовый вход которого соединен с инверсным выходом второго триггера, выход первого регистра соединенс информационным входом дешифратораи является выходом времени задержкимежду сигналами коррелятора, выходыдешифратора соединены с управляющимвходом первого блока элементов И,выход которого соединен с входом первого блока элементов ИЛИ, группа информационных входов первого блока элементов И соединена с группой соответствующих выходов блока задержки и сгруппой соответствующих ицформацион"ных входов второго блока элементов И,управляющий вход которого соединен спервыми входами второго и третьегоэлементов И и с прямым выходом второго триггера, группа выходов второгоблока элементов И соединена с группойвходов первого блока элементов ИЛИ,выходы которого соединены с первымивходами соответствующих умножителейгруппы, вторые входы которых соединены с соответствующими выходами второго блока элементов ИЛИ, а выходы -с соответствующими входами блока накопителей, тактовый вход которого соединен с выходом третьего блока элементов ИГИ, первый и второй входы которого соединены соответственно с выходом третьего блока элементов И и свыходом третьего элемента И, второйвход которого соединен с первым входом третьего блока элементов И, с выходом первого делителя частоты и свходом запуска второго аналого-цифрового преобразователя, выход которогосоединен с вторым входом второго элемента И и с первым входом группы входов четвертого блока элементов И,15716Составитель В.ОрловРедактор И.Середа Техред М.Дидык Корректор О.ципле Заказ 1514 Тираж 566 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина, 101 реляционной Функции) вход группы входов которого соединен с (1-1)-и выходом блока аналого-цифровых преобразователей, инФормационный вход которого подключен к второму инАормационно 5 му входу коррелятора, а (-1)-й вход запуска соединен с (1-1)-м выходом блока делителей частоты и с 1-м входом группы входов третьего блока эле О ментов И, управляющий вход которого соединен с управляющ.пч входом четвертого блока элементов И, с инверсным выходом второго триггера и с первым входом четвертого элемента И, выход которого соединен с входом установки в "0" первого триггера и через первый элемент задержки - с тактовым входом второго регистра, разрядные входы которого соединены с соответствующими разрядными выходами блока определения максимального значения и с разрядными информационными входами первого регистра, выход второго регистра является выходом коррелятора, входы блока 25 определения максимального значения соединены с соответствующими выходами блока накопителей, вход обнулениякоторого соедИнен с входами установкив начальное состояние первого и второго делителей частоты и блока дели- .телей частоты, с входом установки в" 1" второго триггера и подключен квходу запуска коррелятора, выход второго делителя частоты соединен с входом установки в "0" второго триггера,с .вторым входом четвертого элемента Ии через второй элемент задержки -с тактовым входом первого регистра,информационный вход первого делителячастоты соединен с информационнымивходами второго делителя частоты иблока делителей частоты и с выходомпервого элемента И, второй вход которого соединен с выходом генераторатактовых импульсов, выход второго элемента И соединен с первым входом второго блока элементов ИЛИ, второй входкоторого соединен с соответствующимвыходом четвертого блока элементов Ивыход второго регистра является выходом значения разности доплеровскихчастот сигналов коррелятора.