Устройство для обмена данными между процессорами

ОЮЗ СОВЕТСКИХ ОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 191 (11 6361 А Р 15/16 1)5 Г. НИЕ ИЗОБРЕТЕНИЯ ЛЬСТВУ НЬ 11 11(71) Особое когическое бюроском политехни(53) 681.325(0 ычисл Бюл. Р испольессорных изобрежности ъемаль дове, сождый блок нструкторско-т Ларсек" при Т ноло- ьятти еском институтн и С.Б,Плешак8,8)Ф ГОСУДАРСТВЕННЫЙ КОМИТЕПО ИЗОБРЕТЕНИЯМ И ОТНРЫТПРИ ГКНТ СССР Н АВТОРСКОМУ СВИ(57) Изобретение относится ктельной технике и может бытьзовано при создании многопровычислительных систем. Цельютения является повышение надсистемы за счет сокращения ооборудования. Поставленная цстигается тем, что в устройсдержащем 1 с блоков обмена, каобмена содержит регистр дрегистр адреса, блок памятитатор адреса, коммутатор дантри триггера, инвертор, элеми одновибратор 20. 2 ил.Изобретение относится к вычислительной технике и может быть испольразом.Каждый процессор 5(1) (з.=1,2 К) 1многопроцессорной системы может обмениваться данными в одном из трех режимов: работа с блоком основной памяти 7 , запись информации в устройство обмена данными и чтение информации из соответствующего блока 4, При этом всистеме команд процессоров нет специальных команд обмена, блоки 4 являются равноценной памятью процессора и отличаются от основной памяти только диапазоном адресов В зависимости от адресной час ти команды шинный формирователь 6 (.) подключает к процессору 5 (1.) либо блок основной памяти 7 , либо системную магистраль 1, либо локальную магистраль 2 .11 ри записи информации в блок 4 . процессор 5 (х) устанавливает на своих выходах адрес ячейки блока 4, операнд и выдает сигнал записи, Ыинный формирователь 6 (1.) вырабатывает сиг 55 нал запроса обмена и выдает его на вход арбитра 8, который в соответствии с заданной дисциплиной обслуживания запросов обеспечивает очеред 5 О зовано при создании многопроцессорныхвычислительных систем,Лель изобретения - повышение надежности систем за счет сокращенияобъема оборудования.На фиг. 1 изображена блок-схемамногопроцессорной системы, частью ко Оторой является предлагаемое устройство; на фиг. 2 - схема блока обмена.Устройство, входящее в состав мно-.гопроцессорной системы (фиг. 1), содержит системную магистраль 1 записи, 15К локальных магистралей 2 чтения,тактовый вход 3 и К блоков 4 обмена,Кроме того, на фиг. 1 приведены невходящие в состав устройства процес;.оры 5 блоки 6 шинных формирователей, блоки 7 основной памяти и арбитр.8,Блок обмена (фиг. 2) содержит входы/выходы 9 для подключения к системной и локальной магистралям, регистр10 данных, регистр 11 адреса, блок 12памяти коммутатор 13 адреса, коммутатор 14 данных, триггеры 15 - 17,инвертор 18, элемент И 19, одновибратор 20,ЗОУстройство работает следующим обность захвата системной магистрали 1, Если системная магистраль 1 свободна, арбитр 8 выдает ответный сигнал разрешения обмена. По этому сигналу шинный формирователь 6выдает на системную магистраль 1 адрес, операнд и сигнал записи, которые поступают одновременно на все блоки обмена 4 (1)- 4 (К). При этом по одному и тому же адресу во все блоки обмена будет записана одна и та же информация.При записи информации в блок обмена 4 адрес ячейки памяти и операнд заносятся соответственно в регистр 11 адреса и в регистр 10 данных по сигналу с выхода триггера 15, который взводится по приходу сигнала записи, На этом обмен по системной магистрали 1 заканчивается. Если при этом не выполняется чтение по локальной магистрали 2 (х), то тактовым импульсом с выхода инвертора 18 взводится триггер 16 и посылает сигнал на первый управляющий вход коммутатора 13 адреса, который подключает выход регистра адреса 11 к адресному входу блока 12 памяти. Тем же сигналом блокируется триггер 17 и запускается одновибратор 20. Импульс с его выхода сбрасывает триггер 15 и инициирует запись операнда с выхода регистра 10 данных в блок 12 памяти по адресу, занесенному в регистр 11 адреса. Следующим тактовым импульсом триггер 16 сбрасывается.Если же в момент записи по системной магистрали выполнялось чтение по локальной магистрали 2 (х), то сигналом с выхода триггера 17 триггер 16 блокируется и процесс переписи операнда в блок 18 памяти задерживается до окончания цикла чтения. Аналогично цикл чтения не может быть выполнен до окончания цикла записи, если триггер 16 был установлен в блоке обмена 4раньше сигнала чтения.В режиме чтения информации из блока обмена 4 (1) процессор 5выдает в локальную магистраль 2 (х) адрес и сигнал чтения. Если запись операнда уже закончилась, то сигнал на выходе триггера 16 отсутствует и тактовым импульсом с входа 3 блока 4 (д) обмена взводится триггер 17, Его выходной сигнал блокирует триггер 16 и поступает на второй управляющийвхоц коммутатора 13 адреса, который подключает второй адресный вход к ад5 15663ресному входу блока 12 памяти. Этотже сигнал проходит через элемент И 19,открывает коммутатор 14 данных ипоступает на выход разрешения чтения,Операнд из выбранной ячейки памяти5блока 12 памяти поступает через коммутатор 14 данных на информационныйвыход блока 4обмена и далее в локальную магистраль 2 (.) чтения. 11 осле приема операнда процессор 5сбрасывает сигнал чтения. 11 ри этомснимается сигнал разрешения чтения иочередным тактовым импульсов сбрасывается триггер 17,15 формула изобретенияУстройство для обмена данными меж ду процессорами, содержащее К блоков обмена, причем первые адресные входы 20 и вход признака чтения 1-го (1=1 К) блока обмена являются одноименными д-ми входами устройства, выход данных и выход разрешения чтения х-го блока обмена является одноименными 25 -ми выходами устройства, о т л и - ч а ю щ е е с я тем, что, с целью повышения надежности за счет сокращения объема оборудования, второй адресный вход, вход данных, вход при знака записи всех блоков обмена через системную магистраль соединены между собой и являются одноименными входами устройства для подключения процессоров, тактовые входы всех бло 35 ков обмена соединены между собой и подключены к тактовому входу устройства, а каждый блок обмена содержит регистр данных, регистр адреса, блок памяти, коммутатор адреса, коммутатор данных, три триггера, инвертор, элемент И и одновибратор, выход которого подключен к входу сброса первого 61 6триггера и к входу записи блока памя 1ти, адресный вход которого подключенк выходу коммутатора адреса, первыйи второй информационный входы которого подключены соответс:венно к выходу регистра адреса и первому адресному входу блока обмена, второй адресный вход которого подключен к информационному входу регистра адреса,вход записи которого подключен к входу записи регистра данных, к выходупервого триггера и к информационномувходу второго триггера, выход которого подключен к входу одновибратора, квходу сброса третьего триггера и кпервому управляющему входу коммутатора адреса, второй управляющий входкоторого подключен к входу сбросавторого триггера, к выходу третьеготриггера, и к первому входу элементаИ, выход которого подключен к входууправления коммутатора данных и является выходом разрешения чтения блокаобмена, вход чтения которого подключен к второму входу элемента И и кинформационному входу третьего триггера, тактовый вход которого подключен к тактовому входу блока обмена ик входу инвертора, выход которогоподключен к тактовому входу второготриггера, информационный вход блокаобмена подключен к информационномувходу регистра данных, выход которого подключен к информационному входублока памяти, выход которого подключен к информационному входу коммутатора данных, выход которого являетсяинформационным выходом блока обмена,вход записи которого подключен к тактовому входу первого триггера, информационный вход которого подключен куровню логической единицы,1566361Составитель Б,РезванРедактор С.11 атрунева Техред Л.Олийнык Корректор Т,Малец Заказ 1222 Тираж 563 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, И, Раушская наб д. 4/5Производственно-издательский комбинат "Патент", г, Ужгород, ул, Гагарина, 101