Устройство сопряжения процессоров с разделяемыми ресурсами

(51)5 С Об Р 15/16 1 САНИЕ ИЗОБРЕТ ИЯ стига вания стогсхемной ужи- не- осус.ив- раз- устцессор ри это ания запроса каждогоависимо от приоритетаествляется сопряжение к с пативнымэтого ными деля ройс в сопряжеемой памятью ния и М ия дост вунапра рбитраж ресурса пом, ленпричноенал с процессоров и активных устроист1 ил. На чертеже изображена структурная схема предложенного устройства.Устройство 1 сопряжения содержит входы-выходы 2 устройства для подключения к процессорам, выходы 3 выбора канала устройства, выходы 4 запросов прерываний устройства, группу 5 входов синхронизации устройства, группу 6 входов управления устройства, вход 7 запросов прерыванийустройства, руппу иэ К блоков 8 сопряжения процессоров с разделяемой памятью, М групп блоков 9 управления запросами М =ТояК 3, К элементов ИЛИ О,Блок 9 содержит выходы 11-14 выбора канала, выходы 5 - 16 запроса на обмен, выходы 17 - 18 запросов прерываний. Блок 8 содержит вход 19 синИзобельной нах дляогопроцесв своемтво процесс Ц ластов. ь иэоб ения сширение о и ти на тем п я числа п увеличени е синхрон настройки цесс пустого в схе числа эл ации безобеспеч енто ополнительнои ения лужи сора н возмож ными ( деля ем ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР А ВТОРСНОМУ СВИДЕТЕЛЬСТВ(56) Авторское свидетельство СССР Р 1241246, кл, С 06 Р 13/00, 1983.Авторское свидетельство СССР 9 1396817, кл. С 06 Р 13/00, 986. (54) УСТРОЙСТВО СОПРЯЖЕНИЯ ПРОЦЕССО РОВ С РАЗДЕЛЯЕМЫМИ РЕСУРСАМИ (57) Изобретение относится к вычислительной технике и может быть использовано для построения мультипро цессорных систем с разделяемыми ресурсами. Целью изобретения является расширение области применения, Цель ние относится к вычисли нике и может быть испол овано в вычислительных м органиэации на его основе мнсорных систем, объединяющихсоставе произвольное количе ния за счет воэможносвания запроса каждого процесзависимо от приоритета приости сопряжения как с пассив амять), так и с активными разек ресурсами,ся за счет возможности нараисла процессоров путем проличения числа элементов в синхронизации без дополнистройки и обеспечения обсл(память), так и с аемыми ресурсами. Длятво введены Кблокопроцессоров с разделгрупп блоков управленмем 2 =К, образующих ддвоичное дерево прив запросов доступа кхронизации, вход 20 чтения, входы. -выхоцы 21 и 22 данных вход 23 выда -чи данных и вход 24 записи, вход 25адреса, выход 26 адреса, выходзапроса на обмен, вход 28 строба адреса, вход 29 выборки, вход-выход 30для подключения к магистрали внешних устройств, вход 31 чтения данных, Блок 9, кроме того, содержитпервые 32, 33 прямой и инверсный ивторые 34, 35 рдноименные входы запроса на обмен, входы 36, 37 выбораканала, входы 38. - 40 синхронизации,вход 41 запросов прерываний,Устройство сопряжения работаетследующим образом.Иэ процессоров на адресные входы25 поступает адресная информация. Онасопровождается стробами адресов на цодноименных входах 28. В случае режима записи на входы-выхоцы данных 21одновременно с адресом поступает информация, подлежащая записи в ОП илиПУ. 25Вся указанная информация поступает на соответствующие входы блоков 8,которые производят анализ адреснойинформации и в зависимости от его результата выдают на выход 27 сигналзапроса (единичный - запрос обмена сПУ нулевой . запрос обмена с ОП, вотсутствие сигнала запроса выход 27находится в состоянии с высоким выходным сопротивлением) и подготавливаютсоответствующий тракт прохождения информации.С выхода 27 запросы от двух соседних а-го и (а+1)-го блоков 8 (а - нечетное число) поступают на входы 32,33 и 34, 35 соответствующих блоков 9первой группы. Входы 32 и 34 воспринимают единичные сигналы, а входы 33и 35 - нулевые, Получив сигналы запроса, блок 9 производит их арбитраж(по времени поступления) и в зависимости от вида поступивших сигналовтакже вьдает соответствующие сигналына выходы 15 (нулевой сигнал) и (или)16 (единичный). Эти сигналы от двухсоседних блоков 9 йервой группы посту.пают на соответствующие входы (32,34 и 33, 35) блоков 9 второй группыи т,д.Блок 9 последней И-й группы (навходах 36 и 37 постоянно присутству-.ют единичные сигналы, разрешающие обмен соответственно с ПУ и ОЧ ) в ответ на сигналы запросов после их арбитража вьдает на соответствующие из выходов 11 - 14 разрешающие сигналы. Сигналом с выхода 11 нли 13 разрешается обмен с ОП, сигналом с выхода 12 или 14 - с ПУ, Причем разрешающийсигнал поступает только на один из соответствующих выходов, но одновременно может быть разрешен обмен информацией с ОП и ПУ, Разрешение на обмен с соответствующим ресурсом получает только один из двух блоков 9 предыдущей группы, который после егополучения, в свою очередь, вьдает раэрешающий сигнал на соответствующийиз выходов и т,д.Блок 9 первой группы, получив сигнал разрешения обмена с ОП и (или) ПУ, вьдает на соответствующие из выходов разрешающие сигналы (с учетом результатов проведенного в нем арбитража поступивших запросов). Зти сигналы поступают на выходы выбора каналов устройства 1 и далее в соответствующие из К процессоров для активизации блока управления синхронным каналом (обмен с ОП) и (или) блока управления асинхронной магист-ралью (обмен с ПУ). Одновременно разрешающие сигналы через элементы ИЛИ 10 поступают на входы 19 синхронизации соответствующих блоков 8,Разрешающими сигналами с выходоввыбора канала устройства 1 запускаются в работу соответствующие ресурсы процессоров (блок управления асинхронной магистралью или блок управления синхронным каналом), которые вырабатывают управляющие сигналы в соответствии с временной диаграммой своего функционирования,Сигналы с выходов управляющих блоков процессоров поступают на входы управления и синхронизации устройства 1, Со входов управления сигналы (нЧтение, Вьдача данных, Запись"Выборка устройства" и "Чтение данных") поступают на входы 20, 23, 24,29 и 31 блоков 8 для обеспечения обмена информацией процессоров с ОП иПУ 1 функционироеание блока 8 в режимах чтения информации из ОП и ПУ впроцессор и записи информации из проиессора в ОП и ПУ, его структурнаясхема и временная диаграмма работыизвес.тны),На два из трех входа синхронизации из блоков управления синхроннымканалом и асинхронной ма.гистралью по40 5 15646 ступают сигналы синхронизации обмена информацией по соответствующему из каналов, Они используются для установки блоков 9, выдавших разрешающие обмен информацией сигналы, в исход 5 ное состояние. После этого обслуживаются запросы, поступившие в устройство 1 позже.На входы запросов прерываний устройства 1 от периферийных устройств из магистрали поступают соответствующие сигналы на входы 41 блока 9 последней (М-й) группы. Этот блок 9 с целью уменьшения времени реакции на прерывание направляет запросы прерываний в тот из блоков 9 предыдущей группы (на входы 17 или 18), который не задействован в обмене информацией через магистраль, фиксируя при этом 20 выбранный тракт прохождения информации. Если обмен через магистраль не производится, то запросы направляются в тот из блоков 9, который не задействован в передаче информации через 25 синхронный канал. Таким образом, пройдя через блоки 9 от М-й группы до первой, запросы поступают на соответствующий из выходов запросов прерывания устройства и далее в соответ- ЗО ствующий процессор на обработку.Обработка прерывания начинается с выдачи блоком управления магистралью соответствующего процессора сигнала Разрешения прерывания, который 35 поступает на третий из входов синхронизации группы 5 устройства, После окончания обработки прерывания указанный сигнал снимается, в результате чего тракт прохождения сигналов за О просов прерывания через блоки 9 устанавливается в исходное состояние,В предлагаемом устройстве для синхронизации доступа процессоров к разделяемым ресурсам системы использует ся схема арбитража запросов по времени их поступления. Она построена из однотипных элементов и имеет вид пирамиды, в основание которой поступают запросы на обслуживание от процессоров. При этом каждый из элементов производит арбитраж двух запросов доступа к памяти или каналу ввода-вывода (при одновременном поступлении запросов случайным образом выбирается один из них) и, в свою очередь, запрашивает доступ к соответствующему ресурсу у элемента более высокого уровня, Послецний элемент (верши."а пирамиды) выдает разрешение на обмен информацией одному из двух элементов предыдущих уровней сразу же после процедуры арбитража, остальные - после получения разрешающих сигналов от элементов более высокого уровня.Такая организация доступа к разделяемым ресурсам позволяет увеличивать число процессоров в многопроцессорной системе за счет простого наращивания количества элементов в схеме синхронизации без их дополнительчой настройки. Кроме того, каждый из процессоров, независимо от их числа в системе, получит доступ к ресурсам системы по мере обслуживания запросов, поступивших ранее. Ф о рм у л а и з о б р е т е н и я Устройство сопряжения процессоров с разделяемыми ресурсами, содержащее блок сопряжения процессоров с разделяемой памятью, о т л и ч а ю щ е ес я тем, что, с целью расширения области применения, оно содержит Кблоков сопряжения процессоров ( К - количество сопрягаемьк процессоров с разделяемой памятью, М групп блоков управления запросами, причем М = =1 одК , К элементов ИЛИ, причем входы адреса, строба адреса и первый вход-выход данных Ь-го блока сопряжения процессоров с разделяемой па- мятью (Ь1,К) образуют Ъ-й вход- выход устройства для подключения к Ь-му процессору, вторые входы-выходы данных и выходы адреса блоков сопряжения процессоров с разделяемой памятью объединены через магистраль и образуют вход-выход, устройства для подключения к разделяемой памятивходы-выходы для подключения к магистрали внешних устройств блоков сопряжения процессоров с разделяемой памятью объединены и образуют вход-выход устройства для подключения к магистрали внешних устройств, входы чтения, записи, выборки, выдачи данных, чтения данных блоков сопряжения процессоров с разделяемой памятью подключены к одноименным входам устройства н образуют группу входов управления устройства, выход Ь-го элемента ИЛИ подключен к входу си,хронизации Ь-го блока сопряжения процессоров с Разделяемой памятью, выходы запроса на обме (2 р)-го и 2 р-го15 бЬб 40 Запросарери 5 анблрададрещрададресаалрасырерыйя ЮщЬ 4 иадВанюидара дады сране еыЙмрхы арерыаа ВаЬа 5 есаЪ-аыдаииьц Фарануя блоков сопряжения процсссороь с разделяемой памятью (р =-К/2, еслир - четное и р=1, (К+1)/, если рнечетное) подключены к первым прямому и инверсному и вторым прямому нинверсному нходам р-го блока управления запросами первой груг,пы, причем первый и второй выходы прерыванийкоторого образуют (2 р)-й и 2 р-й ны пходы прерываний устройства, а выходывыбора канала е первого по четвертыйобразуют выходы выбора канала устройства с 4 рпо 4 р и соединены спервым и вторым входами (р)-о и 152 р-го элементов ИЛИ соответственно,лричем с первого по третий входы синхронизации устройства подключены кодноименным входам блоков управления запросами, а вход запросов пре Орынаний устройства подключен к одноименна;му входу блока управления запросами И-й группы, количество блохов управления запросами с-й группы (с=1,1) равно 2 х(с+1) блоков управления запросами (с+1)-й группы, причем первый и второй выходы запроса на обмен (2 а)-го блока управления запросами с-Й группы (а=1,с) подключены к первым прямому и инверсному входам, а 2 а.-го - к вторым прямому и инУверсному входам а-го блока управления запросами (с+1)-й группы, причем его выходы выбора канала с первого по четвертый подключены к первому и второму входам выбора канала (2 а)-го и первому и второму входам 2 а-го блоков упранления запросами с-й группы кроме того, первый и второй выходы запросов прерываний а-го блока управления запросами (с+)-й группы подключены соответственно к одноименным входам (2 а)-го и 2 а-го блоков управления запросами с-й группы,