Устройство для считывания информации из доменной памяти

(54) УСТРОЙСТВО ДЛЯ СЧИТЫВАЙИЯ ИНФОРМАЦИИ ИЗ ДОМКННОЙ ПАМЯТИ(57) Изобретение относится к вычислительной .технике и может быть использовано для считывания информации из запоминающих устройств на цилиндрических магнитных доменах со смежными рабочими и компенсационными детекторами доменов. Цель изобретения - повышение надежности за счет интегрирования считанного сигнала и разностного считывания данных, Устройстводля считывания информации из доменнойпечи содержит мостовую схему 1, образованную рабочим 2 и компенсационным3 детекторами доменов и первым и вторым токозадающими элементами 4 и 5,разделительные элементы 6, 7 в видеконденсаторов, блок 8 усилителей считывания, интеграторы 9, 10, компараторы 11-14, элементы ИЛИ 15, 16, триггер 17, источник 18 порогового напряжения и ключи 19-22 питания, Надежность считывания повышается за счетподавления высокочастотных помехинтеграторами и реализации раэностного считывания в двух соседних циклахвращающегося магнитного поля. 1 ил1 табл. 2 и компенсаенов и первым очим зованную 3 детект Изобрет ельной техя к вычисли быть использоормации из за- цилиндричесо счетными ра- детекторами оси и втои 5,.элеменблок може и элемента н ано для считыв елительные и р е к ро до поминающих ких магнит бочим и ко нденсаторов,вания, первый 9 и 10, перв и счить атор нсационным оменов.Цель изобретени ежности устройств ования считанного ого считывания д ие нантегри разнос омп й и четвертыи13 и 14, перв15 и 16, тренгороговогой, третий овышесчет и в 17нал напряженияичетвертый ых строииз дена схем информац и черт для считывангной памяти.стройство для ств ок ус т жит резистор ференциальны считывания инфор обр СУДАРСТВЕННЫЙ КОМИТ110 ИЗОБРЕТЕНИЯМ И ОТНРЫТПРИ ГКНТ СССР содержит мостовую схем рым токозадапервый и втортыби 7 в вид8 усилителейвторой интегвторой, третиторы 11, 12,элементы ИЛИисточник 18 ипервый вторключи 19, 20 и 2 итаиия.й с ывания содери 24, четыре диФ- ы, образованные1558226 выполняются парами транзисторов 25-26. 27-28, 29-30, 31-32, накопительными транзисторами 25-26, 27-28, 29-30и 31-32, ключи 33-36 стробирования,источники 37, 38 тока,Первый интегратор включает в себя5накопительные конденсаторы 39, 40и дифференциальный усилитель 41.Второй интегратор содержит накопительные конденсаторы 42, 43 и дифференциальный усилитель 44. ОНа чертеже показаны шина 45 нулевого потенциала, вывод 46 напряженияпитания +Е, вывод 47 напряжения питания -Е, первый и второй управляющие входы 48 и 49 устройства первый, второй, третий и четвертый входы 50 и 51, 52 и 53 стробированияустройства, вход 54 сброса устройстваи информационный выход 55 устройства.На чертеже обозначены "+" и "-" 20соответственно прямой и инверсныйвходы дифференциальных усилителей икомпараторов, а также выходы положительного и отрицательного напряженийисточника порогового напряжения; К - 25вход установки в нулевое ("0) и 8вход установки в единичное ("1") состояние триггера.Устройство работает следующимобразом.30С помощью мостовой схемы 1 осуществляется преобразование последовательности доменов, поступающей изрегистра вывода накопителя доменной.памяти, в последовательность злектрических сигналов. Функционирование уст 35ройства основано на том, что максимальное значение разности амплитуддвух сигналов "1" или двух сигналов"0" в двух соседних циклах вращающегося магнитного поля (ВМЛ) меньшеминимального значения разности амплитуд сигналов "1" и "0" или "0" и"1" в соседних циклах ВИП.Вычитание сигналов с детекторовв двус соседних тактах считывания,являясь основной операцией, обеспечивающей компенсацию помех, предопределяет алгоритм работы устройства,Пусть ао, а, а - информационная50последовательность доменов, поступаю.щая на вход мостовой схемы 1 ("единице" соответствует наличие домена,"нулю - отсутствие его) в тактахсчитывания ТО, Т 1, Т 2; С, С- значение сигналов на вькодах мостовойсхемы 1 в тактах Т 1, Т 2 (О - отсутствие сигнала, +1 - сигнал положительной полярности, - 1 - сигнал атрицательной полярИости); У - значениесигнала с учетом величйны и полярности в такте Т 2, полученного в результа -те вычитания сигналов с детекторов 2,3 в двух соседних тактах считыванияТ 1 и Т 2,В таблице приведены значения сигналов С 1, С и У для различньис кодовых последовательностей ао, а а,Функция С= а- а реализуется в мостовой схеме 1, а функция У == С к - С , выполняется блоком 8 усилителей считывания, интеграторами 9 и 10, компараторами 11-14 элементами ИЛИ 15 и 16. Для получения значения У необходимы операция выборки значений сигналов с детекторов2, 3, запоминание их на один временной такт и операция аналогового вычитания сигналов, Указанные операции конденсаторами 39, 40 и 42, 43 первого и второго интеграторов.Перед началом считывания информу, -ции триггера 17 под действием упра"ляющего импульса на входе 54 сбросаустанавливается в исходное нулевоесостояние, Затем осуществляется поочередная со сдвигом во времени наодин такт работа двух идентичных каналов, выполняющих выборку значенийсигналов .с детекторов 2, 3 в двухсоседних тактах ВМП, их вычитаниеи .хранение в течение определенноговремени результата вычитания. Первыйканал включает в себя две рары транзисторов 25-26, 27-28, два накопительныл, конденсатора 42 43 источник 37тока, ключи .33, 34, 19, 20 и дифференциальный усилитель 44; второй каналпары транзисторов 29-30; 31-32 накопительные конденсаторы 39, 40, источник 38 тока, ключи 35, 36, 2122 и дифференциальный усилитель 41. В исходном состоянии ключи разомкнуты. В начале первого из двух тактов под воздействием управляющего импульса на нходе 44 ключи 19 20 питания замыкаются на время, необходимое для заряда накопительных конденсаторов 42, 43 от источника питающего напряжения +Е(вывод 46), В момент времени соответствующий,сигналу с мостовой схемы 1 под воздействием управляющего импульса на входе 50 замыкается ключ 33 стробирования на время длительности полезного8226 50 55 155 сигнала При этом пара транзистора 25-26 благодаря подключению через источник 37 тока к источнику питания -Е (вывод 47) включается в режим усилителя и накопительные конденсаторы 42 и 43 разряжаются коллекторными токами этих транзисторов. В результате после завершения действия управляющего импульса на первом входе 50 стробирования на накопительных конденсаторах 42 и 43 устанавливаются напряжения, разносгь которых порпорциональна величине сигнала, поступившего с мостовой схемы 1 на входы транзисторной пары 25-26. Этим закончена выборка и запоминание значения сигнала с детекторов в первом из двух тактов. Во втором такте в момент времени, соответствующий полезному сигналу, и на время его действия под управле.нием сигнала на втором входе 51 стробирования замыкается ключ 34, включая в режим усиления пару транзисторов 27-28, Сигнал с детекторов, поступая на базы этих транзисторов, вызывает перераспределение их коллекторных токов, и этими токами осуществляется повторный разряд накопительных конденсаторов 42 и 43. 8 результате этих двух процессов разряда на конденсаторах 42 и 43 устанавливаются и .хранятся до начала следующего такта напряжения, разность которых пропорциональна разности амплитуд сигналов детекторов в двух соседних тактахВторой канал работает аналогично - в двух соседних тактах производится выборка значений сигналов детекторов, их вычитание и хранение на накопителЬ- ных конденсаторах 39 и 40. Выполнение этих операций вторым каналом осуществляется со сдвигом на один. такт по отношению ко времени выполнения тех же операций первым каналом.После выполнения операций вычитания сигналов в двух соседних тактах под действием управляющих импульсов на входах 52 и 53 сигналы с накопительных конденсаторов 42, 43 и 39, 40 передаются соответственно на усилители 44 и 41. На усилителях 41 и 44 выполняется временная селекция полезных сигналов путем подачи стробирующих импульсов на входы 52 и 53. Для исключения влияния последующих электрических цепей на работу накопительных конденсаторов усилители 1 О 15 20 25 30 41 и 44 выполняются с большим вход- ным сопротивлением. Каждый из пары компараторов 11-12, 13-4 воспринимает входные сигналы только одной полярности. С помощью источников 18 порогового напряжения на компараторах устанавливается требуемый уровень амплитудной дискриминации. Элементом ИЛИ 15 объединяются положительные сигналы с выходов усилителей 41, 44 и подаются на К-вход триггера 17.Элементом ИЛИ 16 объединяются отрицательные сигналы с выходов усилителей 41, 44 и подаются на 8-входы триггера 7. Выход 55 триггера 17 является выходом устройства и состояния его тождественны входной информационной последовательности доменов. 8 связи с алгоритмом обработки сигналов с детекторов выходная информационная последовательность задержана на один такт ВМП ло сравнению со входной информационной последовательностью доменов.Таким образом, использование изобретения позволяет повысить надежность считывания информации из доменной памяти за счет подавления высокочастотных помех интеграторами и реализации раэностного считывания в двух сосед" них циклах вращающегося магнитного поля. Формула изобретения Устройство для считывания информации из доменной памяти, содержащее мостовую схему, образованнуюсмежным рабочим и компенсационным детекторами доменов, первые выводыкоторых подключены к шине нулевого потенциала, и первым и вторым токо- задающими элементами, на входы которых подано напряжение питания, а выходы соединены со вторыми выводами рабочего и компенсационного детекторов доменов, первый и второй разделительные элементы в виде конденсаторов, первые выводы которых подключены соответственно к первому и второму выходам мостовой схемы, первыйкомпаратор, источник порогового напряжения и триггер, причем первый входпервого компаратора подключен к первому выходу источника порогового напРяжения, отличающеесятем, что, с целью повышения надежности за счет интегрирования считан1558226 Значения и полярность сигналов на выходах мостовой схемы а аа С 1 =а 1-а С = а- а У =С-С ТО Т 1 Т 2 Т 1 Т 2 Т 2 О О О О О О 1 О О 1 О +1 О 1 1 +1 О+1 / О О О ного сигнала и раэностного считывания данных, в него введены первый ивторой интеграторы, второй, третийи четвертый компараторы, два элемента ИЛИ, блок усилителей считывания,первый, второй, третий и четвертыйключи питания, на первые входы которых подано напряжение питания вторые входы первого и второго ключейпитания подключены к первому управляющему входу устройства, вторыевходы третьего и четвертого ключейпитания соединены со вторым управляющим входом устройства, выходы .первого, второго,.третьего и четвврФого ключей питания подключены соответственно к первому второму третьему и четвертому входам блока усилителей считывания, пятый и шестойвходы которого соединены со вторыми выводами первого и второго разделительных элементов, седьмой и восьмой входы блока усилителей считывания соединены соответственно с .первым и вторым входами стробированияустройства, первая и вторая парывыходов блока усилителей считыванияподключены соответственно к первомуи второму входам первого и второго интеграторов, третьи входы которыхявляются соответственно третьим ичетвертым входами стробирования устройства, выход первого интеграторасоединен со вторым и первым входамипервого и второго компараторов, авыход второго интегратора подключенко второму и первому входам третьегои четвертого компараторов, первыйвыход источника порогового напряжения соединен с первым входом третьего компаратора, выход которого подключен к первому входу первого элемента ИЛИ, второй вход которого соединен с выходом первого компаратора,второй выход источника пороговогонапряжения подключен ко вторым входам второго и четвертого компараторов, выходы которых соединены соответственно с первым и вторым входамивторого элемента ИЛИ, третий входкоторого является входом сброса устройства, выход первого элемента ИЛИ 25 соединен с входом установки триггерав единичное состояние, а выход второго .элемента ИЛИ " с входом устал=вки триггера в нулевое состояние, инверсный выход триггера является информационным выходом устройства.Ь