Узел идентификации адреса магистрального модуля

",ффф.э 31 Дь ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ.ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР 1(54) УЗЕЛ ИДЕНТИФИКАЦИИ АДРЕСА МАГИСТРАЛЬНОГО МОДУЛЯ(57) Изобретение относится к цифровой вычислительной технике и может .быть использовано в модулях микропроцессорных систем с магистральнойструктурой. Целью изобретения является расширение функциональных возможностей путем обеспечения возмож Изоб ре тен ие относитс я к цифровой вычислительной технике и может, быть использовано в модулях микропроцессорных систем с магистральной структурой,Цель изобретения - расширение функциональных возможностей путем обеспечения возможности записи в одинаковые модули различных адресов.На фиг. 1 изображена функциональная схема узла идентификации адреса магистрального модуля; на фиг, 2 - соединение нескольких узлов на одной магистрали.(9 ЯО( 15381 71 А 1 2ности записи в одинаковые модули различных адресов, Узел идентификации адреса магистрального модуля содержит регистр адреса модуля, схему сравнения, регистр вектора прерываний, три триггера, четыре элемента И, элемент ИЛИ, два элемента И-НЕ, три элемента НЕ, два элемента развязки, группу магистральных усилителей, При начальной установке в узел, входящий в состав магистральногоо модуля, записываются фиксированные значения адреса модуля и вектора прерывания (одинаковые для всех однотипных модулей на магистрали). Далее программно-апплратным путем модулям последовательно присваиваются индивидуальные значения адреса и вектора прерывания, что позволяет объединить на одной магистрали несколько однотипных модулей.2 ил.1 Узел идентификации адреса млгистрального модуля содержит регистр1 адреса модуля, схему 2 сравнения,регистр 2 вектора прерывания,триггеры 4 - 6, элементы И- 10,элемент ИЛИ 11, элементы ИЕ 12и 13, элементы НЕ 14 - 16, элементы17 и 18 развязки, группу млгистрлльных усилителей 19, группу входовцадрес - данных 20, вход Обмец 21,вход "Запись" 22, вход "Нлчал цляустановкац 23, вход 1 редостлвлецнпрерывания" 24, выход "Требованиеузла" 27, вход "Внутренняя причинапрерывания" 28, вход "Запись векто.,ра 1 29,Узел работает следующим образом,При включении питания процессор,5на магистрали которого находятсямагистральные модули,; выставляетсигнал "Начальная установка" по входу 23, который поступает на установочные входь 1 регистра 1 адреса модуля и регистра 3 вектора прерывания,устанавливая их в состоянии А иВв соответственно (одинаковые длявсех однотипных модулей на магистрали). Кроме того, сигнал "Начальнаяустановка" устанавливает триггеры 4и 6 в единицу, триггер 5 - в ноль,при этом единичный сигнал с прямоговыхода триггера 6 через элемент20ИЛИ 11 поступает на первый вход элемента И-НЕ 12, на выходе которогопоявляется нулевой сигнал. На выходе элемента НЕ 14 появляется единичный сигнал, который через элементИ 1 0 (на .другой вход которого поступает разрешающий сигнал с выходаэлемента НЕ 16) поступает на входэлемента 17 развязки. Таким образом,на выходе "Требование прерывания"25 появляется единичный сигнал, который поступает на соответствующийвход процессора,Процессор, после снятия сигнала1 Начальная установка" начинает процедуру обслуживания прерывания.35Процессор в,ответ на сигнал "Требование прерывания" на выходе 25 выставляет сигнал "Предоставление прерывания" на вход 24. Так как на первом входе элемента И-НЕ 13 присутствует нулевой сигнал, то на выходе ."Предоставление прерывания" 26 присутствует "Нулевой сигнал" и такимобразом, сигнал "Предоставление пре-рывания" по входу 24 поступает только на один магистральный модуль(фиг. 2). Единичный сигнал с входа24 поступает на вход элемента И 9(на втором входе которого присутствует единичный сигнал с выхода элемента НЕ 14), а с выхода последнегочерез элемент НЕ 16 поступает навход элемента И 1 0 таким образом,единичный сигнал с выхода пТребование прерывания" 25 первого модуляснимается. Кроме того, единичныйсигнал с выхода элемента И 9 поступает на управляющий вход .группы магистральных усилителей 19 и на магистрали 20 адрес - данных появляется код вектора прерывания.ВО.Прочитав таким образом код вектора прерывания, процессор снимаетсигнал "Предоставление прерывания"с входа 24, На выходе элемента И .9образуется нулевой сигнал, отрицательный фронт которого устанавливаетв ноль триггер 6. При этом на прямомвыходе триггера 6 образуется нулевойсигнал, который через элемент ИЛИ 11поступает на первый вход элементаИ-НЕ 12, на выходе которого образуется единица. На инверсном выходе триггера б образуется единичный сигнал,который отпирает элемент И 7,Процессор после снятия сигнала"Предоставление перывания" с входа24 приступает к выполнению прерывающей программы, заданной векторомпрерывания В,Процессор поставляет на магистрали 20 адрес - данных код адресаАо, при этом на выходе схемы 2 сравнения появляется единица, котораяпоступает на информационный входтриггера 5, После этого процессорвыставляет сигнал Обмен" на вход21, который через элемент И 7 поступает на тактовый вход триггера 5и передним фронтом устанавливает егов единицу, После этого процессорснимает код адреса Ао с магистрали20 адрес - данных и выставляет намагистрали данные, которые соответствуют новому адресу, присваемомуданному устройству, А, после чеговыставляет сигнал "Запись" на вход22, который через элемент И 8 поступает на тактовый вход регистра 1 адресамодуля, занося в него код А .При снятии процессором сигнала "Запись" на выходе элемента И 8 образуется нулевой сигнал, отрицательныйфронт которого устанавливает в нольтриггер 4, После этого процессор стакой же последовательностью сигналов обращается по адресу регистра 3вектора прерывания, который принадлежит к группе адресов данного модуля,начальное значение которых А (модуль может содержать различные регистры, адреса которых образуют рядА А , А и т,д.). При этойпри появлении на входах 20 адресданных узла данных на входе "Записьвектора" 29 появляется единичный25 30 5 15сигнал, который поступает на тактовый вход регистра 3 вектора прерывания и заносит туда значение вектора прерывания В.При наличии на магистрали нескольких однотипных модулей изменение содержимого регистров будет происходить только у одного модуля, того,прерывание которого обслуживаетсяв данном циклеПосле этого процессор модифицирует прерьвающую программу (т.е.программу, начальный адрес которойопределяется вектором прерьвания Во)таким образом, что эта программа,будучи вызванной еще раз, будет заносить новые данные А и.В, послечего выходит из прерьвающей программы.Выйдя из программы, процессоранализирует наличие сигнала "Требование прерывания на выходе 25 и приналичии последнего снова выставляетсигнал "Предоставление прерыванияна вход" 24. Так как первый модульпо цепочке. модулей уже обслужен, топоявление единичного сигнала .навходе "Предоставление прерывания" 24первого (уже обслуженного) модуЛявызывает появление единичного сигна"ла на выходе "Предоставление прерывания" 2 б, который поступает на вход"Предоставление прерывания" 24 (ещене обслуженного) модуля,Далее описанная процедура повторяется с той разницей, что следующееустройство будет (после окончанияобслуживания) идентифицироватьсяадресом модуля А и вектором прерыванйя В и снова модифицирует программу.Таким же образом процессор идентифицирует следующие модули до техпор, пока не обслужит все модули намаг ис трали,Следовательно, после окончанияобслуживания, каждый модуль на магистрали будет иметь индивидуальныйадрес и индивидуальный вектор прерывания.Формула изобретения Узел идентификации адреса магист.рального модуля, содержащий регистр адреса модуля и схему сравнения, причем первая группа входов схемы сравнения и группа информационных входов регистра адреса модуля сое 38171, 6динены с группой входов адрес - данных узла, группа выходов регистраадреса модуля соединена с второйгруппой входов схемы сравнения, выход "Равно" которой соединен с выходом выборки узда, о т л и ч а ю -щ и й с я тем, что, с целью расширения функциональных возможностейпутем обеспечения возможности записи в одинаковые модули различныхадресов, в него. введены регистр век-,тора прерьвания, три триггера, четыре элемента И, два элемента И-НЕ,элемент ИЛИ, три элемента НЕ, дваэлемента развязки и группа магистральных усилителей, причем выход"Равно" схемы сравнения соединен синформационным входом первого трнг гера, выход которого соединен с первым входом первого элемента И, выходкоторого соединен с входами записирегистра адреса модуля и второготриггера, выход которого соединен свторым входом первого элемента И,третий вход которого соединен с входом "Запись" узла, группа информационных входов регистра вектора прерывания соединена с группой входовадрес - данных узла и с группой выходов группы магистральных усилителей, группа выходов регистра вектора прерывания соединена с группойинформационных входов магистральных 35. усилителей группы, управляющий входкоторых соединен с выходом второгоэлемента И, тактовым входом третьеготриггера и входом первого элементаНЕ,.выход которого соединен с первымвходом третьего элемента И, выходкоторого соединен с входом первогоэлемента развязки, выход которогосоединен с выходом "Требование прерывания" узла, вход "Начальная ус 145тановка узла соединен с установочными входами регистра адреса модуляи регистра вектора прерывания, сединичными входами второго и третьего триггеров и с нулевым входом первого триггера, вход "Обмен" узла соединен с первым входом четвертого элемента И, выход которого соединен стактовым входом первого триггера,прямой и инверсный Выходы третьего 55триггера соединены соответственно спервым входом элемента ИЛИ и с вторым входом четвертого элемента И,выход элемента ИЛИ соединен с первым входом первого элемента И-Ш.,1538171 29 27 Крас нюк Корректор О, Иип оставительехред М.дидь Редактор .11, ГратиллоЗаказ 1 б 9 Тираж 558 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при 1 КНТ ССГ. 113035, 11 осква, Ж, Раушская наб., д, 4/5 Произцоггстяенно-издательский комбинат "Патент", г .Ужгород, уп. Гагарина, 1. выход которого соединен с,первымвходом второго элемента И-НЕ и через второй элемент НЕ " с первымвходомвторого ю вторым входом третьего элементов И, вход. "Предоставление црерывайия" узла соединен свторыми входами второго элемента Ии второго элемента И-НЕ, выход которого соединен с вторым входом пепвого элемента ИНЕ и через третий элемент НЕ - с входом второго элементаразвязки, выход которого соединенс выходом "Предоставление прерывания узла, вход внутренней причиныпрерывания узла соединен с вторымвходом элемента ИЛИ, а вход записивектора прерывания узла - с тактовым 1 и входом регистра вектора прерывания,