Оперативное запоминающее устройство

(594 С 11 С 1 икова з аде8.ЩЕЕ УС числиомив а т быть исфровой обте- ощнособр ой в дос е ад ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ П 1 НТ СССР(57) Изобретение относитсятельной технике, а именнонающим устройствам, и можепользовано в аппаратуре циработки информации. Цель иния - уменьшение потребляети и повышение быстродейсттигается введением в устрока сравнения, преобразова ЯОа, 14834 ных сигналов столбцов, э.;ементов И иблока коррекции. Блок 1 сравненияи преобразователь 10 адресных сигналов столбцов обеспечивают работоспособность устройства, так как вырабатывают сигналы для формирователя 7управляющих сигналов, который, управляет выборкой необходимой строки истолбца накопителя 1, включением злементов И 12 и блока 8 усилителей записи-считывания. Блок 14 коррекциипозволяет устранить перекос напряжения на входах-выходах усилителей записи считывания блока 8. При выбореодной разрядной шины остальные шиныостаются заряженными, так как по низкому уровню сигнала на выходах элементов И 12 они отсекаются блоком13 перезаписи от входов усилителейблока 8. 1 ил.Изобретение относится к вычддсгдительной технике, а именно к запоминающим устройствам, и может быть использовано в аппаратуре цифровой об 5 .работки информации.Цель изобретения - уменьшение потребляемой мощности и повышение быстродействия устройства.На чертеже приведена функциональ ная схема предлагаемого устройства,Па чертеже приняты следующие обозначения: матричный ддакоддитель. 1,. блок 2 адресных усилителей строк, преобразователь 3 адресных сигналов 15 строк, девдифратор 4 строк, блок 5 адресных усилителей столбцов, дешифратор, 6 столбцов, формирователь 7 управляющих сигналов, бгдодд 8 усддли,телей эаддддсдд-счддтьшанддя, блок 9 ин формационных усилителей, преобразователь 10 адресных сигналов столбцов, блок 11 сравнения, элементы И 12, блок 13 перезаписи, блок 14 коррекции, блок 15 ключей предварительного заряца разрядных шин, блок 16 ключей разряда адресных шин, блок 17 ключей форсированного разряда адресных шин, адресные входы 18 и 19 устройства, информационный вход 20 устройства, эталонная разрядная шина 21 накопителя 1.Устройство работает следующим образом.При смене адреса н момент времени 35 на каком-либо адресном входе 18 или 19 и любой из двух групп устройства формируется сигнал Бв блоке 2 или Бв дешифраторе 6 или в обоих блоках 2 и 5 (Б , и Б,), если адрес ме няется в обеддх группах устройства, Сигналы Б дд или Бу одновременно поступают на входы блока 11, на выходе которого ормируется сигнал Б, поступающий на третий вХод формирователя 45 управляицих сигналов. Па втором выходе формирователя 7 управляющих сигналов установлен высокий уровень сигнала, по которому открываются транзисторы блока 15 и происходит пред" 5 О заряд разрядных шин накопителя 1 и эталонной разрядной шины 21. По этому же сигналу через открытые траддзисторы блока 16 разряжаются все адресные шины матричного накопителя 1, При считывании-записи инормации на выходах дешифраторов 4 и 6 формируются высокие уровни сигналов, которые однозначно определяют ячеику матричного накопителя 1, Высокий уровень сигнала, замешанный с адресом с дешифратора 4, поступает на выбранную строку матричного накопителя 1, При этом происходит разряд эталонной разрядной шины через. один какой-либо открытый транзистор блока 17. Строки всех транзисторов блока 17 соедшдепы с эталонной шиной 21, т.е, разряд эт ало нно го столбца происходит каждый раз при выборе запоминающей ячейки матричного накопителя 1. Сигнал с эталонной шины 21 поступает на первый вход формирователя 7,В момент предзаряда разрядных шин матричного накопителя 1 положительддый потенциал по высокому уровню сигнала на выхоцах элементов И через транзисторы блока 13 поступает на входьд-выходьд блока 8 усилителей записи-.считывания, выполненных как триггер-защелка. Для предотвращенияперекоса в заряде плеч триггера введен элемент 14 коррекции, выполненньвд на транзисторе. При выборе строки и столбца матричного накопителя 1 на выбранную строку матричного накопителя 1 с дешифратора 4 поступает высокий уровень сигнала, выбранная дешифратором 6 разрядная шина матричного накопителя 1 начинает разряжаться. Перекос напряжений на разрядных вдинах накопителя 1 регистрируется усилителями записи-считывания блока 8 через включенные транзисторы блока 13, так как на выходах элементов И 12 в это время высокий уровень сигнала, В момент, когда на выбранной строке появляется высокий потенциал, эталонная разрядная шина 21 начинает разряжаться через один иэ открытых транзисторов блока 17. Низкий уровень потенциала эталонной разрядной шины 21 поступает на один из входов формирователя 7 и на одном его выходе формируется высокий уровень сигнала, а на третьем выходе - низкий,По низкому уровню сигнала усилители записи-считывания блока 8 через закрытые транзисторы блока 13 на их затворах имеется низкий уровень потенддиала с выходов элементов И 12) отключаются от разрядных шин накопителя 1, регистрируя перекос напряжений на разрядных шинах накопителя 1, которые могут перезаряжаться, и готовятся к следующему циклу записи- считывания, Высокий уровень сигнала, 1483493поступающий на управляющий вход усилителя записи-считывания блока 8, защелкивает усилитель записи-считывания, так как на его входах-выходах имеется перекос напряжений, и информация с входов-выходов усилителя записи-считывания поступает на выход устройства. При записи информации в устройство на выходах блока 9 фарк- руются сигналы, поступающие на входы- выходы усилителей записи-считывания блока 8. По высокому уровню сигнала на выходах элементов И 12 через открытые транзисторы блока 13 сигналыс входов-выходов усилителей записи- считывания 8 поступают в выбранную дешифраторами 4 и 6 ячейку матричного накопителя 1, записывая в нее определенную информацию.Преобразователь 10 и блок 11 сравнения необходимы для обе печения работоспособности устройства, так как при их отсутствии, когда адреса строк Х постоянны, а изменяются лишь адреса столбцов У или сигнал записи- считывания на выходе блока 11, не вырабатывался бы импульс смены адреса, а на выодах формирователя 7 не вырабатызались бы управляющие сигна - лы, т.е. не производился бы заряд выбранной строки, не вырабатывался бы сигнал включения усилителей записи-.считывания блока 8, отсутствовали бы сигналы включения элементов И 12, т.е. устройство было бы неработоспособным.В предлагаемом устройстве в одном цикле обращения, кроме начального, когда предзаряжаются все разрядные (столбцовые) шины накопителя, производится предзаряд лишь одной выбранной в предыдущем цикле обращений столбцовой шины накопителя 1. Осталь ные разрядные шины остаются заряженными, так как по низкому уровню сигнала на выходах элементов И 12 они отсекаются закрытыми транзисторами блока 13 от входов-выходов усилите-, лей записи-считывания блока 8. Разряд выоранной разрядной шины производится на величину 0,2 В. Вследствие того, что в последующий момент времени выбранная разрядная шина накопителя 1 атсекается закрытыми низким уровнем сигнала на выходах элементов И 12 транзисторами блока 13 от входов-выходов включенных высоким уровнем сигнала усилителей блока 8, катарьм достаточна такая разнпца вразбалансе напряжений плеч для правильного считывания информации, т,е.,разрядив выбранную шину накопителя 1на ьеличину 0,2 Б и отсекая ее затем с помощью элементов И 12 от входов-выходов усилителя блока 8, можнопредзаряжать ее (остальные столбцовые шины остаются заряженным) и готовить к следующему циклу обращения,пока информация с входов-выходов усилителей блока 8 поступает па выходустройства. Время цикла при этомуменьшается на величину " 1 О нс, вто время как сам цикл уменьпается на50-бО нс, т.е, тем самым повышаетсябыстродействие устройства. 5 10 15 формула пз обретенияОперативное запамппаюшее устройства, содержащее блок адресных усилителей строк, входы которого являются первой группой адресных входов устройства, преобразователь адресных сигналов строк, вход которого соединен с первым выходом блока адресных усилителей строк, дешифратор строк, информационный вход которого соединен с вторым выходом блока адресных 20 30 усилителей строк, блок адресных усилителей столбцов, входы которого являются второй группой адресных входов устройства, дешифратор столбцов, вход которого соединен с первым выходом блока адресных усилителей столбцов, блок информационных усилителей, информационный вход которого является информационным входом устройства, 40 вход разрешения блока информационныхусилителей соединен с выходом дешифратора столбцов, формирователь управляющих сигналов, первый выход которого соединен с входом разрешения де шифратора строк, блок перезаписи,три блока ключей, матричный накопитель, разрядные шины которого соединены с информационными входами блока перезаписи и с выходами первого блока ключей, первый вход первого блока подключен к шине питания устройства, второй выход формирователя управляющих сигналов соединен с вторым входом первого блока ключей, с первым входом второго блока ключей, второй вход которого и управляющие входы третьего блока ключей подключены к шине нулевого потенциала устройства, выходы второго блока ключей1483493 Составитель А.ВоронинТехред И.Ходанич Корректор И,лароши Редактор С.Лисина Заказ 2837/48 Тираж 558 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г,ужгород, ул. Гагарина, 101 соединены с информационными входамитретьего блока ключей, первый входформирователя управляющих сигналовсоединен с выходами третьего блокаключей и с одним из выходов первогоблока ключей, блок усилителей запи-.си-считывания, входы-выходы которогосоединены с выходами блока информационных усилителей и с выходами блока перезаписи, о т л и ч а ю щ е е -с я тем, что, с целью уменьшенияпотребляемой мощности и повышениябыстродействия устройства, в неговведены элемент коррекции, элементыИ, блок сравнения и преобразовательадресных сигналов столбцов, выход которого соединен с. первым входомблока сравнения, вход преобразователя адресных сигналов столбцов соединен с выходом блока усилителей столбцов, выходы элементов И соединены суправляющими входами блока перезаписи, первые входы элементов И соединены с выходом дешифратора столбцов, 10 вторые входы элементов И соединеныс вторым выходом формирователя управляющих сигналов, второй вход блокасравнения соединен с выходом преобразователя адресных сигналов строк, 15 выход блока сравнения соединен с вторым входом формирователя управляющихсигналов.