Регистр сдвига

(5 и 4 С 11 С 19/00 ОПИСАНИЕ ИЗОБРЕТЕНИ ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАЮ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельство СССР Ф 1241288, кл. С 11 С 19/00, 1986.Применение интегральных микросхем в электронной вычислительной технике: Справочник/Под ред. Б,Н.Файзулаева, Б.В.Тарабрина - М.: Радио и связь, 1987, с, 42, рис. 3.35. ЯО 1444894 А 1(57) Изобретение относится к цифровой вычислительной технике и может,быть использовано в устройствах буферной памяти, Цель изобретения - повышение надежности работы регистраза счет обеспечения его работоспособности с неисправным разрядом - достигается тем, что в регистр сдвига, содержащий элемент 2-2 И-ИЛИ-НЕ 1 два,инвертора 2,3, и основных разрядов4, каждый из которых (кроме последнего) состоит из триггера 13, инверто1444894 ра 14 и элемента 2-2 И-ИЛИ-НЕ 8, апоследний разряд состоит из триггера13, инвертора 14 и элемента И-НЕ 19,спнхровходы 6,7, информационный вход8 последовательного кода, входы 9 записи параллельного кода, вход 10 разрешения записи параллельного кода ивыходы 12, введены резервный разряд5, состоящий из триггера 20, инвертора 21, элемента И 22 и элемента И-НЕ23. В каждый основной разряд 4 введеИзобретение относится к цифровойвычислительной технике и может бытьиспользовано в устройствах буфернойпамяти.Целью изобретения является повышение надежности работы регистра засчет обеспечения его работоспособности с неисправным разрядом,На чертеже представлена функциональная схема регистра сдвига.Регистр сдвига содержит элемент2-2 И-ИЛИ-НЕ 1, первый 2 и второй 3инверторы, основные 4 и резервный 5разряды, первый 6 и второй 7 синхровходы, информационный вход 8 последовательного кода, входы 9 записи параллельного кода, вход 10 разрешениязаписи параллельного кода, входы 11запрета функционирования разрядов и 20выходы 12. Каждый основной разряд 4включает триггер 13, инвертор 14,первый 15 и второй 16 элементы 2-2 ИИЛИ и элемент ИЛИ/ИЛИ-НЕ 17Каждыйосновной разряд 4, кроме последнего, 25включает также элемент 2-2 И-ИЛИ-НЕ 18,а последний разряд - элемент И-НЕ 19.Резервный разряд 5 включает триггер20, инвертор 21, элемент И 22 и элемент И-НЕ 23. 30Регистр сдвига работает следующимобразом.При исправном состоянии всех основных разрядов 4 на управляющие входы 11 подают сигналы низкого логического уровня. В этом случае для записи информации, представленной параллельным кодом, на вход 10 (Ч ) подаютсигнал вьн ского логического уровня,а на входы 9 (В, - П) - подают код ны первый 15 и второй 16 элементы2-2 И-ИЛИ, элемент ИЛИ/ИЛИ-НЕ 17 ивход 11 запрета функционирования разряда. Данное конструктивное выполнение регистра сдвига позволяет осуществлять перестройку его логическойструктуры при отказе одного из разрядов и автоматически заменять неисправный триггер основного разряда,обеспечивая работоспособность регистра в целом.ил. информации. Информация через открытые вторые группы входов элементов 2-2 И" ИЛИ 16 поступает на открытую первую группу входов элементов 2-2 И-ИЛИ-НЕ 18 и на открытый элемент И-НЕ 19 последнего разряда. Далее с выходов элементов 2-2 И-ИЛИ-НЕ 18 и И-НЕ 19 информация воздействует на К- и Б-входы триггеров 13 разрядов, которые при низком логическом уровне сигнала на входе 7 (С ) устанавливаются в ло 2гическое состояние, соответствующее значению сигнала на одноименном ему входе 9,Для записи информации, представленной последовательным кодом, на входах 1 О (7 ) и 9 (Э - 0) регистра сдвига устанавливают низкие логические уровни сигналов, на вход 8 (7 ) подают информацию в последовательном коде, а на вход 6 (С,) - тактовые импульсы. Регистр сдвига в этом случае работает следующим образом. При первом тактовом импульсе на входе 6 (С 1) первый бит информации с входа 8 (Ч, ) через открытую первую группу входом элемента.2-2 И-ИЛИ 16, открытую первую группу входов элемента 2-2 И-ИЛИ-НЕ 18 и инвертор 14 поступает на К- и 8-входы триггера 13 первого разряда, который по окончании первого так"ового импульса устанавливается в состояние, соответствующее значению первого бита информации, Далее происходит сг,лиг информа - ции (перенос состояний три"1 еров 13) вправо по аналогичным логическим цепям соответствующих разрядов и меж/ч 44 разрядных связей. Запись в регистр сдвига последующих битов информации производится так же, как и первого бита информации.5При неисправности какого-либо разряда на соответствующий вход 11 подают сигнал высокого логического уровня. Рассмотрим пример, когда неисправей второй разряд. В этом слу- О чае на его вход 11 подают сигнал высокого логического уровня. Для записи информации, представленной параллельным кодом, на вход 1 О (Ч ) подают сигнал высокого логического уровня, а на входы 9 (П, П) - подают код информации. Информация через открытые вторые группы входов элементов 2-2 И-ИЛИ 16 поступает20 на их выходы. С выхода элемента 2-2 ИИЛИ 16 первого разряда информация поступает через открытый элемент И-НЕ 23 на К-вход и через инвертор 21 - на Б-вход триггера 20 резервного разряда 25 5, С выхода элемента 2-2 И-ИЛИ 16 второго разряда сигнал поступает через открытую вторую группу входов элемента 2-2 И-ИЛИ-НЕ 18 на К-вход и через инвертор 14 - на Б-вход триггера 13 первого разряда. С выхода элемента 2 -2 И-ИЛИ 16 третьего разряда сигнал . поступает через открытую первую группу входов элемента 2-2 И-ИЛИ-НЕ 18 на К-вход и через инвертор 14 - на Я- вход триггера 13 третьего разряда и35 т.д. Таким образом, информация, представленная в параллельном коде, с входа 9 первого разряда поступает в триггер 20 резервного разряда, с вхо О да 9 второго разряда - в триггер 13 первого разряда, с входа 9 третьего разряда - в триггер 13 третьего разряда и т.д. На выход 12 первого разряда поступает информация с выхода триггера 20 резервного разряда, а на выход 12 второго разряда - с выхода триггера 13 первого разряда. Следовательно, триггер второго разряда при его неисправности замещен триггером первого разряда, а триггер первого разряда - триггером резервного разряда. При этом обеспечивается работоспособное состояние регистра сдвига в целом. 55Для записи информации, представленной последовательным кодом, на входах О (Ч ) и 9 (В - 0 ) регистра сдвига устанавливают сигналы низ 8944кого логического уровня, на вход 8(7,) подают информацию в последовательном коде, а на вход 6 (С) - тактовые импульсы. Первый тактовый импульс на входе 6 производит записьпервого бита последовательной информации в триггер 20 по следующей логической цепи регистра сдвига: черезоткрытую первую группу входов элемента 2-2 И-ИЛИ 16 первого разряда, через элемент И-НЕ 23 на К-вход и через инвертор 21 на Я-вход триггера20 резервного разряда. Вторым тактовым импульсом на входе 6 в триггер20 записывается второй бит информации последовательного кода,а состояние триггера 20 переходит в триггер 13 первого разряда по следующей логической цепи регистра сдвига: с выхода триггера 20 через элемент И 22, первую группу входов элемента 2-2 ИИЛИ 15 первого разряда на выход 2 первого разряда регистра сдвига через первую группу входов элемента 2-2 И-ИЛИ 16 второго разряда, через вторую группу входов элемента 2-2 ИИЛИ-НЕ 18 на К-вход и через инвертор14 на Я-вход триггера 13 первого разряда. Третьим тактовым импульсом в триггер 20 записывается значение третьего бита информации последовательного кода, в триггер 13 первого разряда переходит состояние триггера 20 (второго бита информации) по вьппеуказанной логической цепи регистра сдвига, а в триггер 13 третьего разряда записывается состояние триггера 13 первого разряда (первого бита информации) по аналогичной логическойцепи. Таким образом, неисправныйтриггер второго разряда обойден иинформация и-м тактовым импульсомсдвигается вправо так, что в триггере резервного разряда записан и-йбит, в триггере первого разряда -(п) - й бит, в триггере третьего разряда - (п)-й бит, а в триггере последнего разряда - первый бит информации последовательного кода. Данное конструктивное выполнениерегистра сдвига позволяет осуществлять перестройку его логическойструктуры при отказе одного из разрядов и автоматически заменять неисправный триггер основного разряда,обеспечивая работоспособность регист-ра в целом,444894 ВНИИПИ Заказ 6511/54. Тираж 590 Йодпис лс " Произв.-полигр. пр-тие, г. Ужгород, ул. Проектная,формула изобретения Регистр сдвига, содержащий элемент 2-2 И-ИЛИ-НЕ, первый вход первойгруппы входов которого является входом разрешения записи параллельногокода, а вторые входы первой и второйгрупп входов являются вторым и первым синхровходами регистра, первый 10и второй инверторы, входы которыхсоединены с первыми входами первойи второй групп входов элемента 2-2 ИИЛИ-НЕ соответственно, а выход первого инвертора соединен с входом второго инвертора, информационный входпоследовательного кода и разряды,каждый из которых, кроме последнего,состоит из элемента 2-2 И-ИЛИ-НЕ,триггера, инвертора, выход которого 20соединен с Б-входом триггера, а входинвертора соединен с К-входом триггера и выходом элемента 2-2 И-ИЛИ-НЕ,последний разряд регистра состоит изтригГера и инвертора, вход и выход 25которого соединены с К- и Б-входажтриггера соответственно, синхровходытриггеров разрядов соединены с выходом элемента 2-2 И-ИЛИ-НЕ регистра,информационные входы разрядов являют- З 0ся входами записи параллельного кода,а выходы разрядов - выходами регистра, о т л и ч а ю щ и и с я тем,что, с целью повышения надежности р": -боты регистра, в каждый разряд ре 35гистра введены первый элемент 2-2 ИИЛИ, выход которого является выходомрегистра, а второй вход второй группы входов соединен с выходом триггера, второй элемент 2-2 И-ИЛИ, первыйвход второй группы входов которогоявляется входом записи параллельногокода регистра, а вторые входы первойи второй групп входов первого и второго элементов 2-2 И-ИЛИ соединены с,выходами соответственно первого ивторого инверторов регистра, и элемент ИЛИ/ИЛИ-НЕ, первый вход которого является входом запрета функционирования разряда, а прямой и инверсный выходы элемента ИЛИ/ИЛИ-НЕ в каждом разряде, кроме первого, соединены соответственно с первыми входами первой и второй групп входов первого элемента 2-2 И-ИЛИ, первый и второй входы первой группы входов элемента 2-2 И-ИЛИ-НЕ каждого разряда, кроме последнего, соединены сооответственно с инверсным выходом элемента ИЛИ/ИЛИ-НЕ и с выходом второго элемента 2"2 И-ИЛИ, в последний разряд регистра введен элемент И-НЕ, выход которого соединен с входом инвертора разряда, а первый и второй входы соединены соответственно с инверсным выходом элемента ИЛИ/ИЛИ-НЕ и с выходом второго элемента 2"2 И-ИЛИ, выходы триггера и первогс элемента 2-2 ИИЛИ предыдущего разряда соединены с первыми входами первых групп входов соответственно первого и второго элементов 2-2 И-ИЛИ последующего разряда, первый и второй входы второй группы входов элемента 2-2 И-ИЛИ-НЕ данного разряда соединены соответственно с выходом второго элемента 2-2 И-ИЛИ и с прямым выходом элемента ИЛИ/ИЛИ-НЕ последующего разряда, второй вход элемента ИЛИ/ИЛИ-НЕ каждого разряда, кроме первого, соединен с прямым выходом элемента ИЛИ/ИЛИ-НЕ последующего разряда, а первый вход первой группы входов второго элемента 2-2 ИИЛИ первого разряда является информа" ционным входом последовательного кода регистра, элемент И инвертор, элемент И-НЕ и триггер, синхровход которого соединен с выходом элемента 2-2 И-ИЛИ-НЕ регистра, вход и выходФ чнвертора соединены соответственно с К- и Б-входами триггера выход которого соединен с первым входом элемента И, второй вход и вьглод которого соединены соответственно с вторым и первым входами первой группы первого элемента 2-2 И-ИЛИ первого разряда, выход элемента И-НЕ соединен с входом инвертора, а первый и второй входы элемента И-НЕ соединены соответственно с выходом второго элемента 2-2 И-ИЛИ и с прямым выходом элемента ИЛИ/ИЛИ-НЕ первого разряда,