Преобразователь двоичного кода в двоично-десятичный

СОЮЗ СОВЕТСКИХ СОЦИАЛ ИСТИЧ ЕСН 801439 ЕСПУБЛИН М 7 2 НИЯ ЗОБРЕ И.А. Цейтлин юл а ий 8) тво ССС1974. о СССР 2, 1982 идет ельс 6 Г 5/02 етельств 06 Р 5/О ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ КОМУ С 8 ИДЕТЕЛЬСТ(54)(57) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГОКОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ, содержащий входной регистр, первый шифратор,двоично-десятичный сумматор, распределитель импульсов, группы элементовИ, группы из и элементов ИЛИ, гдеи - число групп элементов И, первыевходы элементов И -й группы (1=2-и)соединены с (3-1) выходом распределителя импульсов, тактовый вход которого является входом пуска преобразователя и соединен с первыми входамиэлементов И первой группы, выходыгруппы тех разрядов регистра входного числа, значения весов которых несодержат единиц в одноименных разрядах, соединены с вторыми входами элементов И соответствующей группы авыходы 1-й (1=1-и) группы разрядоврегистра входного числа соединены свходами д-го элемента ИЛИ группы,входы регистра входного числа являются информационными входами преобразователя, выход конца преобразованиякоторого является выходом старшегоразряда распределителя импульсов,выходы элементов И всех групп, кромевторой, соединены с соответствующимивходами первого шифратора, о т л ич а ю щ и й с я тем, что, с цельюупрощения преобразователя, он содержит регистр суммы, регистр слагаемого, второй шифратор, а двоично-десятичный сумматор выполнен последовательным, причем первый и второй информационные входы последовательногодвоично-десятичного сумматора соединены с выходами старших разрядов регистра суммы и регистра слагаемогосоответсгвенно, тактовые входы которых и тактовый вход последовательного двоично-десятичного сумматора соединены с тактовым входом преобразова.теля, выходы которого являются выходами регистра слагаемого, разрядныевходы регистра слагаемого и регистрасуммы соединены соответственно с выходами первого и второго шифратороввыход последовательного двоично-десятичного сумматора соединен с входоммладшего разряда регистра суммы, входы второго шифратора соединены с выходами соответствующих элементов Ивторой группы.Изобретение относится к автоматике и вычислительной технике и можетбыть использовано при построении преобразователей кодов5Цель изобретения - упрощение преобразователя.На чертеже изображена структурнаясхема преобразователяПреобразователь содержит распреде литель 1 импульсов, группы элементовИ 2, входной регистр 3, последоватальный двоично-десятичный сумматор4, группу элементов ИЛИ 5, элементы6 управляемой задержки распределителя 1 импульсов, первый шифратор 7,вход 8 пуска преобразователя, выход9 конца преобразования, регистр 10слагаемого, регистр 11 суммы, второйшифратор 12. 20Предлагаемый преобразователь работает следующим образом.Рассмотрим сначала работу устройства при условии, что во всех разрядах регистра двоичного числа 3 имеются значащие единицы.В этом случае после поступленияна вход 8 импульса пуска преобразователя элементы И 2 первой группыоказываются открытыми и на их выходах появляются импульсные сигналы,которые поступают на вход первогошифратора 7Импульсные сигналы свыхода шифратора 7 в виде двоичнодесятичного кода, который соответствует сумме двоичных разрядов, поступающих с выходов первого, четвертого,пятого и шестого элементов И 2 первой группы, параллельно записываютсяв регистр 10 слагаемого. Импульсные 40сигналы с выхода шифратора 12 такжев виде двоично-десятичного кода, ко,торый соответствует сумме двоичныхразрядов, поступающих с выходов второго и третьего элементов И 2 первой 45группы, параллельно записываются врегистр 11 суммы,Таким образом, после окончания импульса пуска в регистрах слагаемого10 и суммы 11 оказываются записанными двоично-десятичные эквиваленты,соответствующие разрядам первой группы входного регистра 3.Одновременно сигнал с выхода перного элемента ИЛИ 5 группы воздействует на первый элемент 6 управляемойзадержки так, что вызывает задержкуимпульса на выходе этого элемента навремя, требуемое для суммирования данных, записанных в региотрах слагаемого 10 и суммы 1, которое равно Т = 11 1, где И - количество разрядов в регистре слагаемого (суммы), Т период тактовой частоты, подаваемой на регистры.При поступлении тактовых сигналов на регистры слагаемого 10 и суммы 11 в последовательном двоично-десятичном сумматоре 4 осуществляется потетрадное сложение данных, которые записаны в регистрах 10 и 11С выхода последовательного двоично-десятичного сумматора 4 результат этого сложения вновь записывается в регистр 11 суммы. Задержанный импульс с выхода первого элемента 6 управляемой задержки опрашивает разряды входного регистра 3, соединенные с элементами И 2 второй группы. С выхода элементов И 2 второй группы импульсные сигналы поступают на шифратор 7, который преобразует эти сигналы, соответствующие коду разрядов входного регистра 3, в эквивалентный двоично-десятичный код, который параллельно записывается в регистр 1 О слагаемого. Сигнал с выхода второго элемента ИЛИ 5 группы обеспечивает задержку прохождения сигнала через второй элемент 6 управляемой задержки. За время этой задержки осуществляется второй цикл преобразования, а именно суммирование данных, находящихся в регистрах слагаемого 10 и суммы 11. Результат суммирования вновь записывается в регистр 11 суммы.Аналогичным образом происходит преобразование остальных разрядов входного регистра 3 по мере прохождения импульса пуска через элементы 6 управляемой задержки.Таким образом, при появлении импульса на выходе последнего элемента 6 управляемой задержки в регистре 11 суммы оказывается записанным число в двоично-десятичном коде, которое является эквивалентом двоичного числа, записанного во входном регистре 3. В случае, если в коде соответствующих разрядов входного регистра 3, связанных с определенной группой элементов И 2, отсутствуют значащие единицы, то в этом случае элементы И 2 соответствующей группы оказываются закрытыми и на их выходе отсутствуют импульсные сигналы.1439745 Циклпреобразования Группы преобразуемых двоичных разрядов преобразователя Известного предлагаемого 2 22221 2 б52 .2О 1 Э2 228 2 2 2 2 О 2 н 2 м11 1 б 25 2 2 Ю,2 2 2 2 2 2 2 В то же время, на выходе элемента ИЛИ 5 соответствующей группы под воздействием нулевых разрядов входного регистра 3 имеется сигнал логическо 11 15 го О и соответствующий элемент 6 управляемой задержки распределителя 1 импульсов пропускает импульс с входа на выход без задержки.Таким образом, происходит мгновен ный переход к опросу следующей группы разрядов входного регистра 3.Далее также импульс без задержки проходит через соответствующий элемент 6 управляемой задержки распреде лителя импульсов первой группы разрядов входного регистра 3, в которой отсутствуют значащие единицы, до тех пор, пока не опрошена та группа, где есть хотя бы одна значащая единица, 20 Работа устройства в этом случае аналогична описанной.Двоично-десятичный сумматор, который применен в известном преобразователе, осуществляет преобразование пу тем сложения с коррекцией двоичнодесятичных чисел по тетрадам и последовательного сдвига (переноса) в следующий по старшинству двоично-десятичный сумматор на тетраду, т.е. пре- З 0 образование осуществляется последовательно от тетрады к тетраде. В результате преобразования внутри тетрады может производиться коррекция. Ес. ли в какой-либо тетраде происходит перенос, то к ней добавляют число шесть, чтобы компенсировать разницу в весах разрядов. Благодаря этому достигается правильное значение двоично-десятичного числа. Однако оно может еще содержить псевдотетрады, Поэтому проверяют, получилось ли в данной тетраде число больше девяти. Если это так, то для ликвидации псевдотетрады также прибавляют число шесть, Возникающий при этом перенос, как и обычный, последовательно передается в следующую по старшинству тетраду.В предлагаемом преобразователе число циклов преобразования всегда равно числу групп, содержащих значащие еди ницы в разрядах числа, записанного в регистр двоичного числа. Время преобразования п предлагаемого преобра- зователя П 1 ТГгде К - число групп двоичных разрядов, в которых есть значащие единицы;Тл - время преобразования однойгруппы двоичных разрядов.Таким образом, в предлагаемом преобразователе,количество цикловпреобразования на один меньше, чем в известном.Выигрыш быстродействия имеет место, если в первой группе разрядов регистра двоичного числа имеются значащие единицы.Распределение разрядов приведено в таблице,актор М.Блан Техред М.Моргентал Корр ек Черн аказ 6089/5 1 одписное зводственно-полиграфическое предприятие, г, Ужгоро у:ь. 11; ею тпая,Тираж 929 11 ИИПИ Государствен по делам иэобрет 35, Москва, Ж-Зэ, ого комитет ний и Открь аушская наб СССРий д, 4/