Устройство для приема дискретной информации

(19) ( А 51) 4 С 08 С 19/28 ИСАНИЕ ИЗОБРЕТЕН ЛЬСТ СКОМУ СВ Ид техникачи ди ГОСУДАРСТНЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) Авторское свидетельство СССРМ 991473, кл. С 08 С 19/28, 1983.Авторское свидетельство СССР9 1275508, кл. С 08 С 19/28, 1987(54) УСТРОЙСТВО ДЛЯ ПРИЕМА ДИСКРЕИНФОРМАЦИИ(57) Изобретение относится кавтоматизации приема и перед к ой информации, информации телеуправления, телесигнализации, телеизмерений и телеконтроля, Целью изобретения является повышение достоверности приема дискретной информации. Устройство содержит распределители импульсов, блок синфазирования, блокисравнения, дешифраторы, блок элементов ИЛИ, элементы И, элемент ИЛИ,триггер, блок памяти, элемент ИЛИ-НЕ,элементы НЕ, блоки элементов И, сумматоры. Цель достигается путем снижения вероятности регистрации искажений кодовых комбинаций типа "трансформация". 1 ил.Изобретение относится к автоматике и телемеханики, может быть использовано в системах телеправления-телесигнализации, а также для приема5различной дискретной информации всистемах передачи данных.Целью изобретения является повышение достоверности информации.На чертеже показана структурнаясхема предлагаемого устройства,Устройство содержит распределители 1 и 2 импульсов, блок 3 синфазирования, блоки 4 и 5 сравнения, дешиф-.раторы б и 7, дешифратор 8 сигналов,блок 9 элементов ИЛИ, первый элементИ 10, первый и второй блоки 11,12элементов И, элемент ИЛИ 13, триггер14, блок 15 памяти, элемент ИЛИ-НЕ1 б, элементы НЕ 17 и 18, второй, третий и четвертый элементы И 19-21,третий блок 22 элементов И и сумматоры 23-23 М по модулю два.Блок 15 памяти выполнен по схеме продвигающего регистра с числом ячеек25 памяти, в два раза превьппающим количество разрядов кода, поступающего на вход устройства. Дешифраторы б и 7 представляют собой диодные сборки и служат для декодирования кодовых(0 комбинаций Фазирования по циклу и вскрытия устройства и покой" соответственно. Триггер 14 обеспечивает разрешение считывания информации с блока памяти при поступлении с выхода 35 дешифратора 8 сигналов сигнала Фазирования по циклу которьп одновременно служит сигналом вскрытия устройства, При поступлении кодовой комбинации "покой" сигналом с выхода де шифратора 7 триггер 14 опрокидывается, тем самым с входов блоков элементов И снимается сигнал разрешения считывания информации, накопленной в блоке 15 памяти. Распределитель 1 импульсов служит для Формирования импульсов, соответствующих по времени началу и концу кодовых комбинаций, записываемых в блок памяти, Точное совпадение Формируемых импульсов с началом и концом кодовой комбинации информации обеспечивается сбросом распределителя импульсов в исходное состояние при декодировании кодовой комбинации "покой" или специальное передаваемой в начале цикла телеуправления кодовой комбинации Фазирования по циклу, Блоу 3 синфазирования управляется информационными импульсами, поступающими на вход устройства, и обеспечивает Формирование импульсной последовательности для работы блоков 4 и 5 сравнения, а такжеФормирование тактовых импульсов распределителя 1 импульсов. Распределитель 2 импульсов формирует рабочиеимпульсы блоков 4 и 5 сравнения, атакже стробирующие импульсы удвоеннойтактовой частоты, отстоящие от середин чнформационных импульсов на четверть такта, Блоки 4 и 5 сравненияобеспечивают проверку кода на соо: -ветствие закону кодирования,Устройство работает следующим образомНа вход устройства поступают и"пульсы дискретной информации в видепоследовательности кодовых комбинаций, Они подаются на вход блока ., синФаэирования и элемен., И 10, на второйвход которого подаются сдвоенныестробирующие импульсы распределителя2, управляемого блоком 3 синфазирования. С выхода элемента И 10 дискретная информация записывается в блок15 памяти. После регистрации кодовойкомбинации циклового фазирования,предназначенной дгя установки никловой Фазы устройства, а также для еговскрытия, на выходе дешифратора 6 пс -являются импульсы сброса распределителя 1 в исходное положение и импульсы опрокидьвания триггера 14, обеспечивающего выдачу сигнала разрешениясчитывания дискретной информации через один из блоков 11,12 или 22 элементов. В процессе приема и записив блок памяти кодовых комбинаций производится их анализ на соответствиезакону кодирования, выполняемый блоками 4 и 5 сравнения, а также слсжение по модулю два каждого разрядадвух регистраций одной и той же кодовой комбинации, используемое для повышения достоверности принимаемой инФормации. В зависимости от результатов проверки с выходов блоков 4 и 5 сравнения на один иэ блоков 11,12 или 22 элементов И выдается разрешающий потенциал, по которому одна из двух регистраций, записанных в блоке 15 памяти через блок 9 элементов ИЛИ считывается на дешифратог 8 сигналов и поступает на выход устройства.После завершения приема дискретнойинформации устройство переходит в ре 1432584жим покоя, когда на ега вход начинает поступать кодовая комбинация "покой , присущая всем синхронным системам передачи дискретной информации. Эта комбинация через элемент И 10 записывается в блок 15 памяти, Сигнал дешифрирования кодовой комбинации покой" с выхода второго дешифратора 7 через элемент ИЛИ 13 поступает на первый распределитель 1 импульсов, обеспечивая тем самьм ега цикловое фазиравание. Одновременна кодовая комбинация "похай" обеспечивает опракидывачие триггера 14, сигнал с выхода которого запрешает считывание любой информации, записанной в блоке памяти, Эта далается для того, чтобы исключить вазможность формирования лажных комбинаций из кодовой комбинации покоиВ предлагаемом устройстве применяется принцип паэлементнога сличения, для чего с выходов нечетных и четных ячеек блока памяти элементарные посылки поступают на сумматоры па модулю два, где на выходах только в случае одинаковых значений посылок образуются нулевые сигналы, которые после прохождения через элемент ИЛИ-НЕ 1 б образуют положительный сигнал, Этот сигнал является разрешающим и поступает на блок 22 элементов И через элемент И 19 одновременно с разрешающими сигналами от расг;ределителей 1 и 2 импульсов и блока 5 сравнения, При этом информация с выходов четных ячеек блока 15 памяти через блок 22 элементов И и блок 9 элементов ИЛИ поступает на дешифратор 8 сигналов, с выхода котораго - на выход устройства, Это относится к случаю, когда абе регистрации одной и той же кодовой комбинации одинаковы, и в блоке 5 сравнения произведена проверка на соответствие закону кодирования. Остается ничтожно малая вероятность ошибки приема, когда абе регистрации в блоке памяти имеют одинаковые трансформации, при которых ошибки не обнаруживаются. Формула изобретения Устройство для приема дискретнойинформации, содержащее блок синфазирования, вход которого является входам устройства, первый и второй выходы блока синфазирования подключены 10 15 20 25 30 35 40 45 50 55:аатветственна к первым входам псго распределителя импульсов и блокапамяти и входу второго распределителя импульсов, выход первого распределителя импульсов соединен с первымивходами блоков сравнения, первый ивторой выходы второго распределителяимпульсов подключены соответственно к вторым входам первого и второгоблоков сравнения, первый вход первогоэлемента И является входом устройст ва, второй вход первого элемента Исоединен с третьим выходом второгораспределителя импульсов, выход первого"элемента И подключен к второмувходу блока памяти, первый и второйвыходы которого соединены соответственчо с входами первого и второго дешифратаров, выходы которых подключены к первым и вторым входам эле.1:.зта ИЛИ и триггера, выход последн гиз которых соединен с первыми входами первого и второго блоков элементов И, третьи выходы блока памятисоединены с третьим входом первогоблока сравнения и вторым входом первого блока элементов И, четвертыевыходы блока памяти подключены к третьему входу второго блока сравненияи второму входу второго блока элементов И, выход второго блока сравнениясоединен с третьим входам первогоблока элементов И, выходы первого ивторого блоков элементов И подключены к первому и второму входам блокаэлементов ИЛИ, выход которого соединен с входом дешифратара сигналов,выход которогс. является выходом устройства, выход элемента ИЛИ подключен к второму входу первого распределителя, о т л и ч а ю щ е е с ятем, чта, с целью повышения достоверности информации, в него введены элемент ИЛИ-НЕ, второй, третий, четвертый элементы И, элементы НЕ, третийблок элементов И, сумматоры по модулю два, первые вхадь которых подключены к соответствующим третьим выходам блока памяти, четвертые выходь 1которого соединены с соответствующими вторыми входами сумматоров па модулю два, выходы которых соединеныс соответствующими входами элементаИЛИ-НЕ, выход которого подключен кпервому входу второго элемента И, выход которого соединен с четвертымвходом второго блока элементов И, вы-ход первого блока сравнения подключен1432584 Х оставитель З.Низамутдинехред Л.Олийнык орректор И,Мус Редактор О.Юрковецкая ираж 558 аказ 5 ч 47/4 одп сное рственного комитета ССобретений и открытийЖ, Раушская наб., д ВНИИПИ Госу по делам 113035, МоскваПроизводственно-полиграфическое предприятие, г, Ужгород, ул. Проектная,к первому входу третьего элемен."а Ии через первый элемент НЕ к первомувходу четвертого элемента И, выходкоторого соединен с первым входомтретьего блока элементов И, выход которого подключен к третьему входублока элементов ИПИ, выход второгоблока сравнения соединен с вторым входом четвертого элемента И и черезвторой элемент НЕ с вторым входом третьего элемента И, выход которогоподключен к третьему входу первогоблока элементов И, выход триггера соединен с вторым входом третьего блокаэлементов И, третий вход которогоподключен к четвертым выходам блокапамяти, выходы первого и второго распределителей импульсов соединены соответственно с вторым и третьим входами второго элемента И,