Оперативное запоминающее устройство

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 1191 1111 114 0 11 С 1/40 ПИСАНИЕ ИЗОБРЕТЕЧИ У 35 Лашевский Яо 1 Ы БСа 1 е р, 602- 609, ьство СССР 11/40, 1987,ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ К АВТОРСКОМУ СВИДЕТЕПЬСТ(57) Изобретение относится к вычислительной технике, в частности к интегральным полупроводниковым запоминающим устройствам. Цель изобретения -повышение надежности устройства.Поставленная цель достигается тем, чтоустройство содержит второй элементИЛИ 18 с соответствующими связями. В1425782 1Изобретение относится к вычислительной технике, в частности к интег.ральным полупроводниковым запоминающим устройствам (ЗУ).Цель изобретения - повышение надежности устройства.На чертеже представлена структурная схема оперативного ЗУ.Оперативное ЗУ содержит накопи, тель 1, элементы 2 памяти информационных разрядов, элементы Э памятиконтрольного разряда, блоки 4 записиинформационных разрядов, блок 5 записи контрольного разряда, первый элемент ИЛИ 6, усилители 7 считывания 15 ; информационных разрядов, усилитель 8,считывания контрольного разряда, эле,:менты ИСКЛЮЧАЮЩЕЕ ИЛИ 9 первой груп, пы, элемент 10 сравнения, первый элемент И 11, первый 12 и второй 13 эле ,менты задержки, группы элементов И 14,блок 15 считывания контрольного раз, ряда, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 16 второй группы, блоки 17 считывания информационных разрядов, второй элемент ИЛИ 18, второй элемент И 19, адресные входы 20 устройства, информационные входы 21 устройства, информационные выходы 22 устройства, вход 23разрешения записи устройства, вход 30 24 разрешения считывания устройства, выход 25 окончания записи устройства,Устройство работает следующим образом.В режиме записи информация с входов 21 устройства через элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 9 в прямом коде поступа. ет на информационные входы блоков 4 записи информационных разрядов, с выходов которых она поступает на инфор мационные входы-выходы элементов 2 памяти информационных разрядов накопителя 1;.,В соответствии с кодом адреса, установленным на адресных вхо 2дах 20 устройства, возбуждается одна из адресных шин в накопителе 1, делая возможным запись информации, установленной на входах 21, в соответствующие элементы 2 памяти информационных разрядов накопителя 1, Одновременно с записью информации в информационные разряды в элемент 3 памяти контрольного разряда накопителя 1, подключенный к возбужденной,в соответствии е кодом адреса на входах 20 адресной шине, записывается логический "0", так как сигнал разрешения повторной записи на выходе первого элемента И 11 отсутствует. Для обнаруже. ния возможной ошибки из-за неисправности элемента 2 памяти информационного разряда после записи информации по сигналу с выхода первого элемента 12 задержки, поступающему через второй элемент ИЛИ 18 на вход управления блока 15 считывания контрольного разряда и вторые входы элементов И 14 группы, происходит контрольное считывание по этому же адресу.Считанная информация через элементы И 14 группы поступает на вторые входы соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 16 второй группы, На первые входы элементов ИСКПОЧАЮЯЕЕ. ИЛИ 16 второй группы с входа-выхода элемента Э памяти контрольного разряда накопителя 1 через усилитель 8 считывания контрольного разряда в блок 15 считывания контрольного разряда поступает сигнал логического "0". Логические сигналы, установленные на информационных входах элемен.тов ИСКЛЮЧАЮЩЕЕ ИЛИ 16 второй группы, без инвертирования поступают на входы второй группы элемента 10 сравнения, в котором сравниваются с имеющейся на информационных входах 21 случае неисправности элемента памяти3 контрольного разряда по сигналу сэлемента ИЛИ 18 производится повторная запись нформации в инверсном ви"де в"элементы памяти 2 информационных разрядов, При считывании эта информация вновь инвертируется, чтопозволяет устройству нормально работать при неисправности элемента памяти 3 контрольного разряда. 1 з.п.ф-лы; 1 ил.ние в последних содержимого всего замяти контрольного разряда записываетчерез блок 5 записи контрольного разряда. Сигнал, синхронизирующий работу блоков 4 записи информационных разря 1В режиме считывания, как и в режителя 1 через блок 15 считывания контрольного разряда поступает сигнал,который при наличии в слове дефектно 3 142 устройства записываемой в соответствующие элементы 2 памяти информационных разрядов информацией. В случаеобнаружения ошибки на выходе элемента 1 О сравнения формируется сигналошибки записи, который поступает через первый элемент И 11 на вторыевходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 9первой группы, разрешая инвертироваписываемого слова и перезапись егов таком виде по данному адресу. Приэтом в соответствующий элемент 3 пася сигнал логической "1", поступающий с выхода первого элемента 11 и дов и блока 5 записи контрольногоразряда, Формируется на выходе первого элемента ИЛИ 6, на первый и второй входы которого подаются сигналы разрешения записи с входа 23 устройства и разрешения повторной записи с выхода второго элемента 13 задержки через первый элемент И 11,ме записи, в соответствии с кодом.адреса, установленным на адресныхвходах 20 устройства, возбуждаетсяодна из адресных шин накопителя 1,делая возможным считывание информации из соответствующих элементов памяти. Считываемая из элементов 2 памяти информационных разрядов информация через соответствующие элементы И 14 группы поступает на вторыевходы соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 16 второй группы. Напервые входы последних из элемента 3 памяти контрольного разряда накопиго элемента инвертирует в элементах 16 считываемую информацию, Таким образом, исправляется сигнал, считанный из дефектного элемента 2 памяти информационного разряда, поскольку он не инвертируется при повторной записи из-за неисправности элемента 2 памяти информационного разряда (информация в дефектном элементе неиз- .,менна), а инвертирование при считывании исправляет сигнал дефектной позиции. Информация из исправных элементов 2 памяти информационных раз 57824рядов остается неизменной, так какинвертируется дважды - гри повторнойзаписи и при считывании," С выходовэлементов 16 считываемая информацияпоступает на первые входы блоков 17считывания информационных разрядови далее - на информационные выходы22 устройства, Управление в режиме1 считывания производится сигналом, подаваемым 1 с входа 24 разрешения считывания устройства на вторые входыблоков 17 считывания информационныхразрядов, а также через второй эле 15 мент ИЛИ 18 - на вход управления блока 15 считывания контрольного разряда и на вторые входы группы элементов И 14,Пусть в результате отказа элемен 20 та 3 памяти контрольного разряда вней всегда хранится логический "О".В этом случае режим записи информации не отличается от описанного.Присчитывании, если элементы 2 памяти25 информационных разрядов исправны,отказ ячейки памяти контрольного разряда не приводит к искажению записанной информации. Если в результате отказа элемента 3 памяти контрольного30 разряда в ней всегда хранится логическая "1", то в .режиме записи припромежуточном считывании информациииз элементов 2 памяти информацион ных разрядов с целью обнаружения35 ошибки записи считываемая информация.инвертируется в элементах ИСКЛЮЧАЮ;ЩЕЕ ИЛИ 16 второй группы, В элементе10 сравнения вырабатывается сигналошибки и записываемая информация ин 40 вертируется в элементах ИСКЛЮЧАЮЩЕЕИЛИ 9 первой группы, а в элемент 3памяти контрольного разряда записывается сигнал ошибки (логическая "1"),При считывании по сигналу разрешения45 считывания информация из элементов2 памяти информационных разрядов ин-,вертируется второй раз в элементахИСКЛЮЧАЮЩЕЕ ИЛИ 16 второй группы иисправленной поступает иа ииформаци 50 оиные выходы 22 устройства. Такимобразом, отказ элементов 3 памятиконтрольного разряда ие приводит квыходу из строя всет"о ЗУ. Результатом оказывается повышение надежнос 55 ти ЗУ,Кроме того, в режиме записи появляется возможность индицированияокончания записи информации в элементы 2 памяти информационных разрядов25782 5 10 15 20 25 30 35 40 45 50 Оперативное запоминающее устройство, содержащее накопитель, адресные шины которого являются адресыми входами устройства блоки записи информационных и контрольного разрядов, выходы которых соединены с соответствующими входамн-выходами накодителя, усилители считывания информаЦионных и контрольного разрядов, входы которых соединены с выходами блоков записи информационных и контрольного разрядов соответственно, группу э ементов И, первые входы которых с единены с выходами соответствующих усилителей считывания информационных разрядов, блок считывания контрольного разряда, информационный вход которго соединен с выходом усилителя считывания контрольного разряда, перв 7 ю группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первые входы которых являются информационными входами устройства, а выходы соединены с информационными входами соответствующих блоков записи информационных разрядов первый элемент ИЛИ, выход которого соединен с входами разрешения повторной записиблоков записи информационных и контрольного разрядов, а первый вход является входом разрешения записи устройства, два элемента задержки, вход первого из которых соединен с первым входом первого элемента ИЛИ, а выход 5 14 накопителя 1. Это достигается благодаря выведению с выхода второго элемента И 199 соединенного с выходом 25 окончания записи устройства, результата сравнения сигналов, поступающих с выходов второго элемента 13 задержки и элемента 10 сравнения на соответствующие входы второго элемента И 19. Индицирование окончания записи информации позволяет использовать ЗУ для работы в асинхронном режиме, что существенно повышает скорость обработки информации снстеМы 9 в состав которой входит предлагаемое устройство. Формула изобретения соединен с входом второго элемента задержки, первый элемент И, выход которого соединен с информационным входом блока записи контрольного разряда и с вторыми входами элементов ИСКЛ 1 ОЧАЮп 1 ЕЕ ИЛИ первой группы, элемент сравнения, входы первой группы которого соединены с первыми входами соответствующих элементов ИСК.ПОЧАЯЩЕЕ ИЛИ первой группы, выход элемента сравнения соединен с первым входом первого элемента И, блоки считывания информации, выходы которых являются информационными выходами уст" ройства, вторую группу элементов ИСКЛ%ЧАЮЩЕЕ ИЛИ, первые входы которых соединены с выходом блока считывания контрольного разряда, а выходы соединены с соответствующими входами второй группы элемента сравнения и с информационными входами соответствующих блоков считывания информации, тактовые входы которых объединены и являются входом разрешения считывания устройства, о т л и ч а ю щ е е - с я тем, что, с целью повышения надежности, устройство содержит вто рой элемент ИЛИ, первый вход которого соединен с тактовыми входами блоков считывания информации, второй вход - с выходом первого элемента задержки, а выход - с тактовым вхо-. дом блока считывания контрольного разряда и с вторыми входами элементов И группы, выходы которых соединены с вторыми входами соответствующих элементов ИСКЛОЧАЮЧЕЕ ИЛИ второй группы, выход второго элемента задержки соединен с вторым входом первого элемента И, выход которого соединен с вторым входом первого элемента ИЛИ.2. Устройство по п.1, о т л и - ч а ю щ е е с я тем, что, с целью повышения быстродействия устройства, оно содержит второй элемент И,выход которого является выходом окончания записи устройства, а первый и второй входы соединены соответственно с первым и вторым входами первого элемента И.