Устройство сопряжения вычислительной системы

(5 Р 4 НИЯ Т ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОбРЕТЕНИЙ И ОТКРЫТИЙ ОПИСАНИЕ ИЗ АВТОРСКОМУ СОИДЕТЕ(57) Изобретение относится к областвычислительной техники и может бытьиспользовано в высоконадежных вычислительных системах для обработки да ных в реальном масштабе времени, Цель изобретения - повышение надежности функционирования вычислительной системы - достигается тем, что в устройство, содержащее генератор тактовых импульсов и группу формирователей циклов, дополнительно введены, группы" элементов ИЛИ и И, элемент ИЛИ, триггер, регистр состояний системы, де шифратор, блок памяти, информационный регистр, элемент задержки, причем (. Формирователи циклов содержат регистр цикла, элемент задержки, триггер пуска, элемент И, элементИЛИ, счетчик тактовых импульсов, элемент сравнения., 1 з.п. ф-лы, 2 ил.1410048 Изобретение относится к областивычислительной техники и может бытьиспользовано в высоконадежных вычислительных системах для обработки данных в реальном масштабе времени.Целью изобретения является повышение надежности функционирования;вычислительной системы, сохранениеее работоспособности по реализациизадач управления объектом.На фиг.1 представлена структурнаясхема устройства сопряжения вычислительной системы, на фиг,2 - структурная схема формирователя циклов.Устройство содержит (см. Фиг, 1).генератор 1 тактовых импульсов, группу формирователей 2 циклов, группуэлементов 3 ИЛИ, группу элементов 4 И,элемент 5 ИЛИ, триггер б, регистр 7состояния системы, дешифратор 8, блок9 памяти, информационный регистр 10,элемент 11 задержки, входы устройства 12-14, выходы 15-17.Формирователь циклов 2 (см. Фйг,2)содержит регистр 18 цикла, элемент 19задержки, триггер 20 пуска, элемент21 ИЛИ, элемент 22 И, .счетчик 23 тактовых импульсов, элемент 24 сравнения, а также вход 25, вход 26 и выход 27, являющийся выходом 16 устройства.Устройство работает следующим образом,В исходном состоянии регистр 7 находится в нулевом состоянии (егосброс осуществляется управляющим процессором системы по входу 14). Этосвидетельствует об исправности всехканалов (ЭВМ) вычислительной системы.,На регистрах циклов 18 Формирователей2 управляющим процессором вычислительной системы по входу 12 устанавливаются коды, соответствующие цикламработы управляемых ЭВМ, функционирующих в реальном масштабе времени. Кроме того, единичный сигнал, подаваемыйпо входу 12 на входы элемента задержки 19, триггера 20 и элемента 21 ИЛИ,сбрасывает счетчик 23, сбрасывает внулевое состояние триггер 20, послечего запрещается подача тактовых импульсов с выхода генератора 1 по входу 26 через элемент 22 И на входсчетчика 23. Через промежуток времени, достаточный для приема кода нарегистр 18 цикла и обнуления счетчика 23, единичный сигнал с выхода элемента 19 задержки устанавливает триг 1 О 15 20 25 30 35 40 45 50 55 2гер 20 в единичное состояние, послечего формирователь 2 циклов готов кработе. В процессе Функционированиявычислительной системы этот код можетбыть изменен,При выходе из строя ЭВМ системыот ее блока по входу 13 поступаетединичный сигнал неиснравности на соответствующий вход регистра 7 и элемента 5 ИЛИ. С выхода элемента 5 ИЛИсигнал неисправности устанавлйваеттриггер б в единичное состояние, свыхода которого единичный сигнал поступает на выход 15 устройства каксигнал управляющему процессору системы о наличии в ней неисправности, атакже на первые входы групп элементов4 И, на вход блока 9 памяти и черезэлемент 11 задержки - на вход регистра 10. Одновременно код с выхода регистра 7 поступает на вход дешифратора 8, который обеспечивает выбор изготового, к работе блока 9 (на еговтором входе находится к этому моменту времени высокий потенциал с выходатриггера 6) на вход регистра 10 соответствующего кода-инструкции, которыйпоступает на выход 17 устройства куправляющему процессору, кроме того,код-инструкция с выхода регистра 10через открытые группы элементов И 4,группы элементов ИЗГЛ 3 поступает навыходы соответствующих формирова -телей 2 циклов.Код-инструкция представляет собойсовокупность кодов по числу ЭВМ, вкаждом из которых имеется "1", подаваемая на входы элементов 19, 20, 21,а также,код времени цикла решения задач управления объектом в реальноммасштабе времени управляемой ЭВМ, подаваемый на регистр 18 циклов.Каждый Формирователь циклов 2 функционирует следующим образом. В исходном состоянии на регистре 18 находится код, пропорциональный величинецикла, который поступает с выхода регистра на первый вход элемента 24сравнения, После прихода единичногосигнала на вход триггера 20 с выходаэлемента 19 задержки на выходе элемента 22 И будут появляться единичныесигналы с генератора 1, которые пос-,тупают на вход ранее сброшенного внулевое состояние счетчика 23, выходкоторого подсоединен к второму входуэлемента 24 сравнения, При совпадениикодов в элементе 24 на его выходез 141 появляется единичный сигнал окончания цикла, поступающий в соответствующую ЗВМ (не показана) и на первый вход элемента 21 ИЛИ, на второй вход которого поступает сигнал сброса, подаваемый по входу 25 управляющим процессором системы или с выхода. регистра 10, Выход элемента 21 ИЛИ подсоединен к установленному в нулевое состояние входу счетчика 23, после чего начинается формирование нового цикла и т,дЧерез время, достаточное для установки на регистре 10 кода-инструкции, перезаписи ее в формирователи 2, с выхода элемента 11 задержки снимается единичный сигнал, который сбрасывает регистр 10 в нулевое состояние, и этим же сигналом сбрасывается в нулевое состояние триггер 6, Предполага- ется также, что к этому моменту времени неисправная ЭВМ будет отключена и регистр 7 будет сброшен в нулевое состояние, ФПри подключении исправной ЭВМ в 25 систему предлагаемое устройство обеспечит перенастройку (реконфигурацию) системы путем изменения кода"инструкции управляющим процессором. системы .по входу 12, в результате чего ЭВМ системы будут функционировать с учетом изменения вычислительной нагрузки после увеличения числа исправных ЭВМ в системе.Предложенное устройство обеспечивает реконфигурацию управляющей вычислительной системы и тем самым сохраняется работоспособность системы вплоть до выхода из строя последней (или минимального числа) ЭВМ системы. 00484 51015 20 30 35 40 45 50 Формула изобретения 1. Устройство сопряжения вычислительной системы, содержащее группу формирователей циклов, генератор тактовых импульсов, выход которого соединен с тактовыми входами формирователей циклов группы, о т л и ч а ю - щ е е с я тем, что, с целью повышения надежности функционирования вычислительной системы, в него введены регистр состояния системы, элемент ИЛИ, дешифратор, блок памяти, элемент задержки, информационный регистр, группу элементов ИЛИ, группу элементов И, триггер, вход установки в "1" которого соединен с выходом элемента ИЛИ, входы которого являются первыми информационными входами устройства исоединены с соответствующими информационными входами регистра состояниясистемы, информационные выходы которого соединены с информационными входами дешифратора, выходы которого соединены с адресными входами блока памяти, информационные выходы которогосоединены с информационными входамиинформационного регистра, а вход записи соединен с прямым выходом триггера, управляющим выходом устройства,вторыми входами элементов И группы ивходом элемента задержйй, выход которого соединен с входом сброса триггера и входом записи информационногорегистра, информационные выходы которого являются первыми информационными выходами устройства и соединены с первыми входами соответствующих элементов И группы, выходы элементов Игруппы соединены с первыми входамисоответствующих элементов ИЛИ группы,вторые входы которых являются вторыми информационными входами устройства, выходы элементов ИЛИ группы соединены с информационными входами соответствующих формирователей циклов группы, выходы которых являются вторымиинформационными выходами устройства,вход сброса регистра состояния системы является входом сброса устройства. 2. Устройство по п.1, о т л и ч аю щ е е с я тем, что каждый формирователь циклов группы содержит элемент сравнения, счетчик тактовых импульсов, элемент ИЛИ, элемент И, триггер пуска, элемент задержки, регистр цикла, информационные входы которого являются соответствующими информационными входами формирователя циклов, старший разряд информационных входов которого соединен с входом сброса триггера пуска, с первым входом элемента ИЛИ и с входом элемента задержки, выход которого соединен с входом установки в "1" триггера пуска, прямой выход которого соединен с первым входом элемента И, второй вход которого является тактовым входом формирователя циклов, а выход соединен со счетным входом счетчика тактовых импульсов, вход сброса которого соединен с выходом элемента ИЛИ, а информационные выходы соединены с первымивходами элемента сравнения, вторыевходы которого соединены с информаци5 1410048 6онными выходами регистра цикла, а вы-ИЛИ и является информационным выходомход соединен с вторым входом элемента формирователя цикловГречухиначук Корректор В,Бутяг оставитель ехред А. Кра актор О,Спесив аз 3482(46 сно тета СС крь 4 аб. о-полиграфическое предприятие, г. Ужгород, ул. Проектная,Производст ВНИИП по 13 И 5, Тираж 704 Государственного ко елам изобретений и сква, Ж, Раушсха