Устройство демодуляции двоичных сигналов

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК1394 1. 27 22 ПИСАНИЕ ИЗОБРЕТД ВТОРСНОМУ СВИДЕТЕЛЬСТВУ 0 л. У 17й электротехничези(088.8)свидетельство СССР Н 04 1. 27/22, 1984. ДЕМОДУЛЯЦИИ ДВОИЧ -ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(21) 4117339/24 (22) 10.06.86 (46) 07.05.88.Б (71) Куйбышевск кий институт св (72) Г.В.Кирюши (53) 621.594.6 (56) Авторское В 1085012, кл. (54) УСТРОЙСТВО НЫХ СИГНАЛОВ(57) Изобретени связи и может и мах передачи ди по каналам связ интерференцией е относится к электроспользоваться в систескретной информациии с межсимвольнойи аддитивным шумом Цель изобретения - повышение быстродействия. Устр-во содержит преобразователь 1 входного сигнала, п блоков2 обработки, каждый из которых состоит из блоков 4 и 11 вычитания,линии 5 задержки, блока 6 оценки импульсной реакции, формирователя (Ф )7 опорных сигналов, вычислительныхблоков 8 и 12, блока 9 частичных сумм,ф 10 пороговых сигналов, сумматоранакопителя 13, а также сумматор 16блок 17 управления, дискриминатор18 уровня, регистр 20 сдвига. В уство введен блок 19 памяти, а в каждый блок 2 - инвертор 14, коммутатор15 и ф 3 сигнала последействий. 1 ил. ЯИзобретение относится к электросвязи и может использоваться в системах передачи дискретной информации по каналам связи с межсимвольной ин 5 терференцией и аддитивным шумом.Цель изобретения - повышение быстродействия.На чертеже изображена структурная электрическая схема предлагаемого устройства.,Устройство содержит преобразователь 1 входного сигнала, и блоков 2 обработки, каждый иэ которых состоит из формирователя 3 сигнала по следействия, первого блока 4 вычитания, линии 5 задержки, блока 6 оцен-. ки импульсной реакции, формирователя 7 опорных сигналов, второго вычислительного блока 8, блока 9 частич ных сумм, формирователя 10 пороговых сигналов, второго блока 11 вычитания, первого вычислительного блока 12, сумматора-накопителя 13, инвертора 14и коммутатора 15, а также сумма тор 1 6, блок 17 управления, дискриминатор 18 уровня, блок 19 памяти и регистр 20 сдвига.Устройство работает следующим об" разом, 30Сигнал с выхода канала связи поступает на блок 1 преобразования входного сигнала,в котором осуществляются операции дискретизации в случае дискретно-аналоговой обработки, и аналого-цифрового преобразования в слу" чае цифровой обработки сигналов.г 2 Р,Этот блок имеет и = 1 -- 1 выходовЭ гдеР - полоса частот принимаемого видеосигнала, Ч - скорость передачи; скобки Г 1 означают большую целую часть. С выхода блока 1 на вход соответствующего блока 2 обработки сигнала поступают отсчеты сигнала Е(с), взятые через один тактовый интервал1Т щ " . В каждом блоке 2 обработкиЧотсчеты входного сигнала поступают на первый вход блока 4 вычитания, на второй вход которого поступают сигналы с формирователя 3 сигнала после- действия, в котором формируется сигнал от предыдущих посылок, решение о которых принято ранее;55 а . е +1,-1,т.е. на выходе блока 4 присутствуетм-сигнал Е (с) = Е(г.) -а,.Б(с+оТ),который поступает на вход линии 5 задержки, с выходов которой отсчетысигнала поступают на блок 6 оценкиимпульсной реакции и на первый входвычислительного блока 12, в которомпроизводится операция вычисления скалярного произведеният,1;= Е(с)Б(с-дТ)йсо/на сдвинутые реализации оценки импульсной реакции Я(с-хТ), которыепоступают на второй вход вычислительного блока 12 с выхода формирователя7 опорных сигналов. Эти же реализации поступают на вычислительный блок8, в котором вычисляются элементытреугольной матрицы, Х,в,.- 1 в(-п)в(сцас,окоторые поступают на первый входблока 9 частичных сумм, в котором напервом щаге производится простое суммирование всех элементов матрицы,что соответствует начальной нулевойкомбинации (а= 0), те. производится отображение последовательностей,состоящих из "О" и "1", в последова -тельность, состоящую из "+1" и "-1",по следующему правилу: О - + 1;1.В дальнейшем из элементов 8; накаждом шаге перебора вариантов формируют новую частичную сумму, умножают ее на два (при цифровой реализации это соответствует сдвигу на одинразряд в сторону старшего разряда ),инвертируют и прибавляют к предыдущему значению,На второй вход блока 9 подаются управляющие сигналы от блока 17 управления, в соответствии с которым формируются новые частичные суммы. С выхода формирователя 1 О порога сигнал аС аподается на первый вход блока 11. С выхода вычислительного блока 12 значения 1;, которые являются компонентами вектора 1, считываются в процессе перебора в сумматор-накопитель 13, на управляющий вход которого поступают уирав з 13ляющие сигналы, такие же как на блок9 частичных сумм, Результат суммиМ-араиаиии а 1 а,1 е (а)Б 1 а-ат)йа1=0подается на инвертор 14 и на первыйвход коммутатора 15, на второй входкоторого подается инверсное значениеак 1.С выхода коммутатора 15 сигнал поступает на второй вход блока 11, на выходе которого формируется раз- ность94457 510 вый блок вычитания, линию задержки, выходы которой соединены с первыми входами блока оценки импульсной реакции и первыми входами первого вычислительного блока, выходы блока оценки импульсной реакции соединены с входами формирователя опорных сиг - налов, первые выходы которого соединены с первыми входами второго вычислительного блока, а вторые вы- . ходы - с вторыми входами первого и второго вычислительных блоков, выходы которых соединены соответственнос первыми входами сумматора-накопитеа 1 - аС а 20 35 40 55 На управляющий вход коммутатора 15 с блока 17 управления поступает тактовая частота, При одной полярности импульсов на выход коммутатора 15 проходит прямое значение а к 1, а при другой полярности - инверсное значение. Сигнал разности с выхода блока 11 поступает на сумматор 16, на другие входы которого поступают аналогичные сигналы разности с других блоков 2 обработки. Результат суммирования подается на дискриминатор 18 уровня, в котором производится сравнение с ранее вычисленным значением. Если новое значение меньше предыдущего, то это число запоминается в дискриминаторе 18 уровня, а на его выходе появляется управляющий сигнал, разрешающий запись в блок 19 памяти кодовой комбинации, при которой получено данное меньшее значение, Для определения значения комбинации а (прямого или инверсного) на второй управляющий вход ячейки блока 19 памяти подается тактовая частота с блока 17 управления.По окончании перебора значениелстаршего разряда акодовой комбинации апереписывается в регистр 20 сдвига и подается на выход получателю информации. формула изобретения Ус тройс тв о демодуляции двоичных сигналов, содержащее преобразователь входного сигнала, сумматор, выходы которого соединены с входами дискриминатора уровня, блок управления, регистр сдвига и и каналов обработки, каждый из которых содержит перля и блока частичных сумм, выходы которого через формирователь пороговыхсигналов соединены с первыми входамивторого блока вычитания, выход преобразователя входного сигнала соединен с первыми входами блоков обработки, выходы регистра сдвига соединеныс его вторыми входами, которыми являются вторые входы блока оценки импульсной реакции, первые выходы блокауправления соединены с третьими вхо" дами блоков обработки которыми являются вторые входы сумматора-накопителя и блока частичных сумм, выходы второго блока вычитания являются выходами блоков обработки и соединеныс входами сумматора, о т л и ч а ющ е е с я тем, что, с целью повыше" ния быстродействия, введены блокпамяти, а в каждый блок обработки -инвертор, коммутатор и формировательсигнала последействия, причем первыевходы первого блока вычитания являются первыми входами блоков обработки,выходы блока оценки импульсной реакции соединены с первыми входами формирователя сигнала последействия,вторые входы которого объединены свторыми входами блока оценки импульсной реакции, а выходы соединены с вторыми входами первого блока вычитания,Выходы которого подключены к входамлинии задержки, вторые входы блока частичных сумм соединены с вторымивходами сумматора-накопителя, выходыкоторого непосредственно и через инвертор соединены с соответствующимивходами коммутатора, выходы которогосоединены с вторыми входами второгоблока вычитания, вторые выходы блока управления соединены с первыми входами блока памяти, вторые входыкоторого соединены с выходами дискриминатора уровня, тактовый выход бло139445 Составитель Н.ЛазареваРедактор И.Дербак Техред Л.Сердюкова Корректор И. Николайч ук Заказ 2240/57 Тираж б 60 ПодписноеВ 11 ИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-полиграфическое предприятие, г. Ужгород, ул, Проектная, 4 ка управления соединен с соответствующим входом блока памяти, а такжес четвертыми входами блоков обработки, которыми являются управляющие,входы коммутатора,при этом выход блокапамяти является выходом устройства,