Устройство для распределения задач между процессорами

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 19) Р 9/4 4 ИСАНИЕ ИЗОБРЕТ ВТОРСНОМУ СВИДЕТЕЛЬСТВУ . с НИЯ колзин,о СССР1981.СССР1984. ГОСУДАРСТВЕННЫЙ НОМИТЕТ ССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫ(54) УСТРОЙСТВО ДЛЯ РАСПРЕДЕПЕЗАДАЧ МЕЖДУ ПРОЦЕССОРАМИ(57) Изобретение относится к вычислительной технике и предназначенодля распределения задач между процессорами в мультипроцессорных системах. Цель изобретения - увеличениевероятности обслуживания за счетучета требуемого объема памяти приобслуживании задач. Устройствосодержит регистры 11, 14, формирователь импульсов 10, два коммутатора12,13, группы элементов И 15, элементИЛИ 16, элемент НЕ 9. 1 ил.Предлагаемое устройство относитсяк вычислительной технике и предназначено для распределения задач междупроцессорами в мультипроцессорныхсистемах,Пель изобретения - увеличение вероятности обслуживания задач за счетучета требуемого объема памяти приобслуживании задач.На чертеже приведена структурнаясхема устройства.Устройство содержит элемент И 1,элемент ИЛИ 2, блоки элементов И 3,группу сигнальных входов 4 устройства, группу информационных выходов5 устройства, группу сигнальных выходов б устройства, группу сигнальных входов 7 устройства, блок 8 задания начальных условийэлемент НЕ 9,формирователь 10 импульсов, регистр11, коммутаторы 12, 13, регистры 14,группу элементов И 15, элемент ИЛИ1 б.Устройство работает следующимобразом.В исходном состоянии информация нагруппах входов 1, 2 и 3 устройстваи на группах входов 4 и выходов ботсутствует. Регистры 11 и 14 обнулены, На группе выходов б устанавливаются нулевые сигналы. Нулевойсигнал на выходе элемента ИЛИ 2 действует на второй вход элемента И 1,на выходе которого нулевой сигнал(действует на вход формирователя 10.В момент пуска устройства нулевойсигнал с выхода формирователя 10поступает на вход элементаНЕ 9, гдеинвертируется. Единичный сигнал свыхода элемента НЕ 9 поступает насинхронизирующий вход регистра 8,разрешая запись на регистр 8.Программа-планировщик операционнойсистемы (ППОС) выдает информацию озадачах в блок 8 группы, причемвыдается информация о количестве потребных страниц памяти для решениязадачи, номер задачи, количество потребных для ее решения процессоров.Количество потребных для решения задачи процессоров выдается в позиционном коде. Количество потребныхдля решения задачи страниц оперативной памяти выдается в позиционномкоде,На группу входов поступают сигналыготовности процессоров к обслуживанию задачи, Единичиный сигнал озна 5 10 1 Г, 20 25 30 35 40 45 50 55 чает то, что процессор готов приступить к обслуживанию задачи, а нулевойпроцессор занят дообслуживанием другой задачи. Количество свободныхдля обслуживания задачи процессороввыдается в позиционном коде,Информация о количестве страницоперативной памяти, готовых к обслуживанию задачи, поступает на группувходов 7 в позиционном коде,При работе данного устройствараспределения задач между процессорами с учетом потребного процессорамобъема памяти возможны 4 случая:1) объем свободной памяти не меньше требуемого, количество свободныхпроцессоров больше или равно требуемому;2) объем свободной памяти меньшетребуемого, количество свободныхпроцессоров меньше требуемого;3) объем свободной памяти меньшетребуемого, количество свободныхпроцессоров больше или равно требуемому;4) объем свободной памяти не мень-ше требуемого, количество свободныхпроцессоров меньше требуемого.Для объяснения работы устройствацелесообразно рассмотреть первый итретий случаи.Формирователь 10 предназначен длявыработки управляющего импульса иблокировки через элемент НЕ 9 блока8 на время длительности цикла распределения задачи по свободным процессорам с учетом требуемого объемапамяти. В исходном состоянии на входе формирователя действует нулевойсигнал с выхода закрытого элементаИ 1, На выходе формирователя 10 действует нулевой сигнал, который действует на синхронизирующие входырегистра 14 синхронизирующий входрегистра 11, не изменяя их состоянияи не блокируя запись информации, атакже на входы блоков элементов И 3,запирая их. Такое состояние формирователя сохранится до момента, когдав системе будет иметься требуемоеколичество свободных процессоров истраниц оперативной памяти для решения данной задачи, т.е. когда элемент И 1 откроется и на вход формирователя 10 поступит единичный сигнал.Единичный сигнал со входа формирователя поступает на выход формирователя 10, с которого он подается на13632 вход элемента НЕ 9 и синхронизирующие входь регистра 14 и регистра 11. Единичный сигнал подается также на входь 1 блоков элементов И 3 и на вторые входы элементов И 15. По положительному переходу единичного сигнала в регистре 11 и в регистре 14 происходит динамическое стирание информации по распределенной задаче распре деление которой происходит через группу элементов И 15 и группу блоков элементов И 19 по разрешающему единичному сигналу с формирователя 10. По окончании цикла распределения 15 формирователь 1 О возвращается в исходное нулевое состояние. При этом с выхода элемента НЕ 9 на вход синхронизации блока 8 поступает единичный сигнал, по переднему фронту которого 20 происходит динамическая запись новых данных в блок 8.На входь коммутаторов 12,13 поступают позиционные кодь 1 количества потребных для решения задачи процес соров (страниц оперативной памяти).Единичные сигналы с вьгходов коммутатора 13 поступают на входы элемента ИЛИ 16, на управляющие входы соответствующего блока элементов И 3 и З 0 на информационные входы регистра 14 в те разряды, которые соответствуют назначснным на распределение задачам.Единичные сигналы с выходов коммутатора 12 поступают на первые входы элементов И 15 и на входы элемента ИЛИ 2, на выходе которого появляется единичный сигнал, поступающий на второй вход элемента И 1, на первом входе которого действует единичный 40 сигнал с выхода элемента ИЛИ 16. Следовательно, на выходе элемента И 1 и на входе формирователя 10 будет действовать единичный сигнал. По единичному сигналу на входе формиро б ватель сформирует единичный скгнал на вьходе, который поступает на входь 1 блоков элементов И 3. Блоки эгементов И 3, соответствующие назначенным дпя решения задачи процессо рам, открываются и код номера задачи из блока 8 поступает в назначенные процессоры, которые начинают решение задачи. По окончании цикла распределения единичный сигнал .с выхода формирователя 10 снимается и, если требования задачи полностью удовлетворены, на выходе элемента НЕ 9 появляется единкчный сигнал, который подается 074на тактовый вход регистра 14, на третьи входы блоков элементов И 3, навторые входы элементов И 15 и натактовый вход регистра 11, разрешаяобнуление информации по задачеи сведений о состоянии процессоровсистемы в регистре 14,Рассмотрим случай, когда объемсвободной памяти меньше требуемого,количество свободных процессоровбольше или равно требуемому. Тогдаработа устройства будет аналогичнадо того момента, пока коммутаторы12, 13 не выдают единичные сигналына свои вьгходы. В этом случае единкчный сигнал на выходе элемента И 1формироваться не будет и формирователь не будет Формировать импульс,Следовательно, обнуление информации вблоке 8, регистре 11 не будет. Блокиэлементов И 3, соответствующие назначенным для решения задачи процессором, будут заперты нулевым сигналомпо управляющим входам, соединеннымс выходом Формирователя 10. Код номера из блока 8 на процессоры поступагьне будетЗадача остается не обслуженной до изменения состояния системь 1, т.е. до тех пор, пока в регистре11 не будет записано требуемое числостраниц оперативной памяти,формула изобретенияУстройство для распределения задач между процессорами, содержащее два регистра, элемент И, группу блоков элементов И, блок задания начальных условий, формирователь импульсов, первый коммутатор, первый элемент ИЛИ, группу элементов И, причем группа информационных входов первого регистра является первой группой сигнальных входов устройства, вьгходы группы выходов первого регистра соединены с одноименными входами первой группы информационных входов первого коммутатора, выходы группы выходов первого коммутатора соединены с одноименными входами группы входов обнуления первого регистра и с первыми управляющими входами одноименных блоков элементов И группы, группы вьгходов блоков элементов И группы являются группами информационных выходов устройства, группы информационных входов блоков элементов И группы соединены с первой группой выходов блока задания начальных услоЗаказ 6363/40 тираж 671 Подписное ВНИИПИ Государственного комитета -СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д.45Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная,4 5 1363 вий, о т л и ч а ю щ е е с я тем, что, с целью увеличения вероятности обслуживания задач за счет учета требуемого объема памяти при обслужи",5 вании задач, в него введены второй коммутатор, второй элемент ИЛИ и элемент НЕ, причем группа информационных входов второго регистра является второй группой сигнальных входов 10 устройства, выходы элементов И группы подключены к группе входов обнуления второго регистра и является группой сигнальных выхддов устройства, вторая группа информационных входов первого 15 коммутатора подключена к второй группе выходов блока задания началь- ных условий, первая группа информационных входов второго коммутатора подключена к третьей группе выходов 20 блока задания начальных условий, вторая группа информационных входов второго коммутатора подключена кгруппе выходов второго регистра, каждый выход группы выходов второгокоммутатора подключен к первым входамодноименных элементов И группы и квходам первого элемента ИЛИ, вторыевходы элементов И группы, а такжевторой управляющий вход каждого блокаэлементов И группы, синхронизирующиевходы первого и второго регистровподключены к выходу формирователяимпульсов, выход первого элемента ИЛИподключен к первому входу элементаИ, второй вход которого подключен квыходу второго элемента ИЛИ, входыкоторого подключены к выходам первогокоммутатора, выход элемента И подключен к входу формирователя импульсов,выход которого через элемент НЕ подключен к синхронизирующему входу блока задания начальных условий.