Цифровой функциональный преобразователь

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН и) 13615 4 С 06 Р 75 ования ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ А ВТОРСИОМУ СВИДЕТЕЛЬСТВ(21) 4106096724-24 (22) 20,05,86 (46) 23.12.87. Бюл. У 47 (71) Институт проблем моделир в энергетике АН УССР(72) М.В.Синьков, В.И.Щербаков и А.В.Савчук (53) 681,325(088,8) (56) Авторское свидетельство СССР 9 1015375, кл. С 06 Р 7/544, 1981.Цифровые таблично-алгоритмические функциональные преобразователи с линейной интерполяцией - Электронное моделирование, 1985, У 1, с.57. (54) ЦИФРОВОЙ ФУНКЦИОНАЛЬН 1 И ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение относится к вычислительной технике и может быть использовано для вычисления сложных математических функций, в частности монотонно убывающих нелинейных функцийЮ в быстродействующих специализированных вычислителях. Цель изобретения - расширение диапазона обрабатываемых величин за счет обеспечения работы с положительными и отрицательными значениями аргумента. Преобразователь содержит регистр 1 младших разрядов аргумента, регистр 2 старших разрядов аргумента, триггер 3 знака аргумента, мультиплексоры 4, 5, 6, 7, 8, блок 9 памяти коэффициентов, блок 1 О памяти опорных значений функции, умножитель 11, сумматор 12, выходной . регистр 13, Преобразователь реализует таблично-алгоритмический способ вычисления на основе линейной интерполяции. Аргументы функции представлены в дополнительном коде, что обеспечивает работу как с положительными, так и с отрицательными числами.1 ил.1361547 Изобретение относится к вычислительной технике и может быть использовано для вычисления монотонно убывающих нелинейных функций цифровогоаргумента в быстродействующих специализированных процессорах.Целью изобретения является расширение диапазона за счет обеспеченияработы измеряемых величин с положительными и отрицательными значениямиаргумента.На чертеже представлена функцио-.нальная схема преобразователя.Преобразователь содержит регистр1 младших разрядов аргумента, регистр 2 старших разрядов аргумента,триггер 3 знака аргумента, с первого по пятый мультиплексоры 4-8 соответственно, блок 9 памяти коэффициентов, блок О памяти опорных значений функции, умножитель 11, сумматор 12 и выходной регистр 13,Преобразователь работает следующим образом.Для положительных чисел дополнительный код операнда совпадает с прямым кодом и работа преобразователяаналогична работе известных устройствДля отрицательных чисел операнд преобразуют в прямой код следующим образом Хр= Х,+ Ьгде 1 - вес единицы младшего разряда операнда х.Разбив Хна старшую и младшую группу разрядов, получаемХЯ 0 п+ Х 4 оп+ПР ст л хДля вычисления приращения функции в данном случае необходимо вычислить произведениеПоскольку значение Ю есть величина постоянная в диапазоне интерполяции, то она может быть всегда учтена в виде корректирующего слагаемого. С учетом сказанного вычисления в преобразователе производятся по следующему алгоритму игде Х = Х,. Х.2;е 1Х о - знаковый разряд операнда Х;Х- старшие разряды операндами 2ХХ О+Х,= 1;1,1Ь - вес едйницы младшего разряда операнда Ь= 2 Ь1 О ф","11Х , - младшие разряды операнда;- индекс опорных значений;- индекс значений между двумяопорными точками;Ь - вес единицы младшего разрядафункции;+ - арифметическое сложение;- арифметическое умножение;С+ - логическая операция суммирования по шой 2;- логическое умножение.Величины У + (Х .) и Е выбирают 1+1Стся из первого и второго блоков 9 и10 памяти.Допустим, что знаковый разряд Х == "0", т,е, аргумент положительный,Для этого случая формула (1) бу-. г(Х)(Х )+(Х )+1 (2)х иО где Л (Х., )=1 Х "Работа устройства начинается сзанесения кода аргумента в регистры1 и 2 и триггер 3. Для положительныхзначений входного операнда Х(Х : - "О") ЗБвыходные сигналы, снимаемые с прямыхвыходов регистра 2 старших разрядоваргумента, через третий мультиплексор6 поступают на адресный вход блокаО памяти опорных значений функции,на выходе которого формируется значение функции У ,(Х :), заданноедля Х , а также на адресный входблока 9 памяти коэффициентов, на выходе которого формируется значениекоэффициента К , которое поступает навход первого сомножителя умножителя11, на вход второго сомножителя которого поступает с инверсных выходоврегистра 1 младших разрядов аргументачерез первый мультиплексор 4 инвертированное значение ХНа выходе умножителя 1 формируется произведение 1 Х , которое с по 1 маймощью второго мультиплексора 5 снимается с прямого выхода умножителя 1и подается на вход первого слагаемогосумматора 12 на вход третьего слагаемого которого с выхода блока 9памяти коэффициентов через пятый муль 1361547типлексор 8 поступает группа старших разрядов коэффициента К , что соот. ветствует значению Е ЬНа вход второго слагаемого сумма 5 тора 12 через четвертый мультиплек,сор 7 с прямого выхода блока 10 памяти опорных значений функций поступает выходной код, кодирующий значение У.,(Х ). В результате на выстуходе сумматора 12 получают сумму1( ) 1+1 ( с 7") 11( )уфч1 поступающую на йнформациойнйй вход выходного регистра 13.Для отрицательных значений вход ного операнда Х(Х о:-1) выражение (1) принимает вид. ., (Х) = У;.Лст)+ р(Хмл)+21 у)(3) где йУ, = 1 с Х 20На входы блока 9 памяти коэффициентов и блока 10 памяти опорных значений функций через третий мультиплексор 6 с инверсных выходов регистра 2 старших разрядов аргумента 25 подается инвертированное значение группы старших разрядовоперанда Х, а на вход второго сомножителя умно- жителя 11 через первый мультиплексор 4 с прямых выходов регистра 1 млад- ЭО ших разрядов аргумента поступает без изменения группа младших разрядов кода операнда Х. Управление первым 4 и вторым 5 мультиплексорами осуществляется парафазным выходным сигналом Хс триггера 3 знака аргумента, Значение сигнала Х, снимаемое с прямого выхода триггера 3 знака аргумента, управляет первым мультиплексором 4, а значение сигнала Х , снимаемое с 40 инверсного выхода триггера 3 знака аргумента, управляет третьим мультиплексором 6.Дальнейшая процедура вычисления 45 не отличается от описанного процесса вычисления для положительных чисел, с учетом того, что входы мультиплексоров 6 - 8 переключены знаковым разрядом Хо, в результате чего на вто рой и первый входы сумматора 12 поступают инвертированные значения соответственно:55а на вход третьего слагаемого сумматора 12 поступает корректирующий сигнал 2 Ьч. Формула изобретения Цифровой функциональный преобразователь, содержащий регистр старших разрядов аргумента, регистр младших разрядов аргумента, выходной регистр, блок памяти опорных значений функции, блок памяти коэффициентов, сумматор и умножитель, причем выход блока памяти коэффициентов соединен с входом первого сомножителя умножителя, выход сумматора соединен с информационным входом выходного регистра, выход которого является выходом результата преобразователя, о т л и ч а ющ и й с я тем, что, с целью расширения диапазона обрабатываемых величин, в него дополнительно введены пять мультиплексоров и триггер знака аргумента, причем вход знакового разряда аргумента, группа входов стар- ших разрядов аргумента и группа входов младших разрядов аргумента преобразователя соединены с информационными входами соответственно триггера знака аргумента, регистра старших разрядов аргумента и регистра младших разрядов аргумента, инверсный выход триггера знака соединен с управляющим входом первого мультиплексора, первый и второй информационные входы которого соединены соответственно с прямым и инверсным выходом регистра младших разрядов аргумента, выход первого мультиплексора соединен с входом второго сомножителя умножителя, прямой и инверсный выходы которого соединены соответственно с первым и вторым информационными входами второго мультиплексора, выход которого соединен с входом первого слагаемого сумматора, управляющий вход второго мультиплексора объединен с управляющими входами третьего, четвертого и пятого мультиплексоров и соединен с прямым выходом триггера знака аргумента, первый и второй информационные входы третьего мультиплексора соединены соответственно с прямым и инверсным выходами регистра старших разрядов аргумента, выход третьего мультиплексора соединен с адресными входами блока памяти опорных значений функции и блока памяти коэффициентов, прямые и инверсный выходы блока памяти опорных значений функций соединены соответственно с первым и вторым информационными вхоСоставитель С.КуликовРедактор В.Бугренкова Техред А.Кравчук Корректор А Зимокосов Заказ 6291/48 Тираж 671 Подписное ВЯИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д.4/5 иПроизводственно-полиграфическое предприятие,г.ужгород,ул.Проектная,4 5 1361 дами четвертого мультиплексора, выход которого соединен с входом второго слагаемого сумматора, вход третьего слагаемого которого соединен с выходом пятого мультиплексора, пер 5476вый и второй информационный входы которого соединены соответственно с выходами старших разрядов блока памяти коэффициентов и входом коррекции преобразователя,