Арифметическое устройство

СОЮЗ ССВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 8013359 4 С 06 Р 7/3 ф 1 х,мр АНИЕ ИЗОБРЕТЕН ВТОРСКОМУ СВИДЕТЕЛЬСТВУ ОСУДАРСТЯЕННЫЙ НОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(56) Авторское свидетельство СССВ 525950, кл. С 06 Р 7/38, 1973.Авторское свидетельство СССР9 763892, кл. С 06 Р 7/38, 1978.(54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО 57) Изобретение относится к области втоматики и вычислительной техники. Цель изобретения - упрощение устройства.Арифметическое устройство содержит блок управления, блок синхронизации,блок сопряжения, сумматор, блок памяти,элемент ЗАПРЕТ. Изобретение предназначено для проведения синхронного счастотой опорного сигнала накопленияинформации и обеспечивает блокированипроцесса накопления при поступлениисигнала блокировки. Накопленная информация при этом сохраняется, но процесс синхронного накопления возобновляется не сразу после снятия сигналаблокировки, а при попадании процессав соответствующую фазу опорного сигнала, на которой поступил сигнал блокировки. 1 ил.Изобретение относится к вычислительной технике и может быть использовано в системах технической диагностики.1Цель изобретения - упрошение устройства.На чертеже представлена функцио-нальная схема арифметического устройства, 10Арифметическое устройство содержитблок 1 сопряжения, сумматор 2, блок3 памяти, блок 4 синхронизации и блок5 управления, информационный вход 6,вход 7 опорного сигнала, вход 8 блокировки, выход 9 результата и выход10 готовности устройства. Блок 4 синхронизации содержит формирователь 11импульсов, счетчик 12 адреса, элементы ЗАПРЕТ 13 и 14, счетчик 15 циклов, 20Блок 5 управления содержит элементыЗАПРЕТ 16 и 17, регистр 18 адреса,компаратор 19 и триггер 20, вход 21сброса (подается на время считыванияинформации иэ блока 3 памяти), элемент ЗАПРЕТ,Устройство работает следующим образом.Исследуемый сигнал поступает навход 6 блока 1 сопряжения, которыйпредставляет собой аналого-цифровойпреобразователь, если идет обработкааналогового сигнала, или запоминающийрегистр, если обрабатываемая информация поступает в цифровом виде. На З 5вход 7 подается опорный сигнал. Напрактике опорный сигнал, например,может представлять сигнал с частотой,кратной частоте сигнала от датчикакруговой частоты вращения исследуемого объекта, и Формироваться умножителем частоты. При этом исследуемыйсигнал представляет собой смесь частотных составляющих, кратных круговой,а также помех и шумовых составляющих, 45 В соответствии с управляющими сигналами счетчика 12 адреса обеспечивается запись последовательных отсчетов исследуемого сигнала в М ячеек блока 3 памяти, 1-й отсчет поступает в первую ячейку, 2-й отсчет - во вторую ячейку, М-й отсчет - в М-ю ячейку.Предполагается, что первоначально блок памяти обнулен.55М + 1-й отсчет, суммируясь в блоке 2 с содержимым 1-й ячейки, вновь записывается в первую ячейку, М + 2-й отсчет, суммируясь в блоке 2 с содержимым 2-й ячейки, записывается вовторую ячейку и т,д.Таким образом, обрабатывается К кусков реализации исследуемого сигнала, каждый из которых состоит из М последовательных отсчетов, причем К кратно степени двойки, По переднему фронту сигнала с формирователя 11 происходит выбор ячейки памяти и суммирование н блоке 2, а по заднему Фронту - запись результата суммирования в ячейку.Счетчик 12 адреса обеспечивает счет до М, после чего он обнуляется и обеспечивает запись в счетчик 15 циклов, который обеспечивает счет количества кусков реализаций. После заполнения счетчик 15 циклов выдает на выход 10 сигнал о готовности устройства.Блок 5 управления обеспечивает блокирование синхронного накопления с момента поступления сигнала блокировки на вход 8 до момента снятия сигнала 8, но не раньше момента записи в следующую ячейку, считая с ячейки, в которую последней произошла запись к моменту поступления сигнала 8.При отсутствии сигнала блокировки на входе 8 триггер 20 находится в нулевом состоянии, Элементы ЗАПРЕТ 13 и 14 разрешают прохождение сигналов записи и в регистр 15. Сигналы от компаратора 19 блокируются в элементе 17.При поступлении сигнала блокировки, который на практике может означать сигнал перегрузки предусилителей или усилителей, через схему 16 происходит запись адреса последней ячейки блока 3 памяти, в которую была записана достоверная информация.Триггер 20 устанавливается в единицу. Элементы 13 и 14 запрещают зались в блок 3 памяти и счетчик 15 циклов. Элемент 16 помогает избежать записи нового адреса в регистр 18, если сигнал блокировки будет сброшен, а затем установлен вновь до того, как в регистре 12 появится адрес ячейки, следующей поспе поступления первоначального сигнала блокировки.После сброса сигнала блокировки компаратор 19 установит триггер 20 в исходное состояние, когда адрес в счетчике 12 совпадает с адресом, запомненным в регистре 18. Устройствобудет продолжать накопление К кусковдостоверных реализаций,Для считывания информации из устройства достаточно подать тактовые сигналы на вход 7, на вход 6 - нулевой сигнал, на вход 21 - сигнал обнуления, по входу 8 - сбросить триггер 20. Формула изобретения Арифметическое устройство, содержащее сумматор, блок памяти и блок управления, содержащий регистр адреса 15 и компаратор, первый информационный вход которого соединен с выходом регистра адреса, о т л и ч а ю - щ е е с я тем, что, с целью упрощения устройства, оно содержит блок сопряжения, элемент ЗАПРЕТ, блок синхронизации, содержащий формирователь импульсов, счетчик адреса, счетчик циклов, первый и второй элементы ЗАПРЕТ, блок управления содержит первый и второй элементы ЗАПРЕТ и КБ- триггер, причем информационный вход устройства соединен с информационным входом блока сопряжения, синхровход которого соединен с выходом формирователя импульсов, счетным входом счетчика адреса и прямым входом первого элемента ЗАПРЕТ блока синхронизации, выход которого соединен с входом управления считыванием/записью 35 блока памяти, информационный вход которого соединен с выходом суммато 1335979 4ра, первый и второй информационныевходы которого соединены соответственно с выходом блока сопряжения ивыходом элемента ЗАПРЕТ устройства,инверсный вход которого соединен свходом сброса устройства, прямой входэлемента ЗАПРЕТ устройства соединенс выходом результата устройства и выходом блока памяти, адресный вход10 которого соединен с информационнымвходом регистра адреса, вторым входомкомпаратора и выходом результатасчетчика адреса, выход переполнениякоторого соединен с прямым входом втовторого элемента ЗАПРЕТ блока синхронизации, выход которого соединен сосчетным входом счетчика циклов, выход которого соединен с выходом готовности устройства, инверсный выходКБ-триггера соединен с инверснымивходами первого и второго элементовЗАПРЕТ блока синхронизации и прямымвходом первого элемента ЗАПРЕТ блокауправления, выход которого соединенс тактовым входом регистра адреса,первый и второй прямые входы второгоэлемента ЗАПРЕТ блока управления соединены соответственно с выходом компаратора и прямым выходом КБ-триггера, Я-вход которого соединен с выходом второго элемента ЗАПРЕТ блока управления, инверсный вход которогосоединен с К-входом КЯ-триггера, инверсным входом первого элемента ЗА"ПРЕТ и входом блокировки устройства,вход формирователя импульсов соединенс входом опорного сигнала устройства.72 Тираж дарственного изобретений и ква, Ж, Ра писно омитета открытий ел 130 д, 4 кая Ужг ул, Проектная,е Производственно-полиграфическое предприя