Устройство для контроля блоков оперативной памяти

Номер патента: 1314388

Автор: Иванов

ZIP архив

Текст

(50 4 С 11 С 29 0 АНИЕ ИЗОБРЕТЕНИЯ ил е ГОСУДАРСТВЕННЫЙ КОМИТЕТ ССС ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫ АВТОРСКОМУ СВИ(56) Авторское свидетельство СССР У 1061174, кл. С 11 С 29/00, 1982.Авторское свидетельство СССР Ф 1014041, кл. С 11 С 29/00, 1981. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ОПЕРАТИВНОЙ ПАМЯТИ(57) Изобретение относится к вычислительной технике и может быть ис.пользовано для автономной проверки и наладки блоков оперативной памяти, Цель изобретения - повышение быстродействия устройства. Устройство для контроля блоков оперативной памяти содержит генератор 1 тактовых импульсов, распределитель 2 импульсов счетчик 3 адреса, блок 9 дешифраторов, триггеры 5 и 12, счетчик 7 импульсов, дешифратор 8, регистр 13 сдвига, элементы И б, 11 и 14, элемент ИЛИ 10. Работа устройства основана на записи в блок 4 оперативной памяти тестовой информации, обеспечивающей при считывании определенное количество единиц на выходе исправного блока оперативной памяти. Тест организован таким образом, что при возникновении любой неисправности в блоке 4 количество единиц на его выходе возрастает или убывает. Осу-ществляется счет количества единиц на выходе блока, формируется потенциальный сигнал неисправности, 1С.1 13Изобретение относится к вычислительной технике и может быть использовано для автономной проверки и наладки блоков оперативной памяти.Цель изобретения - повышение быстродействия устройства,На чертеже изображена функциональная схема устройства для контроляблоков оперативной памяти.Устройство содержит генератор 1тактовых импульсов, распределитель2 импульсов, счетчик 3 адреса и подключается к контролируемому блоку 4оперативной памяти. Устройство такжеоодержит первый триггер 5, первыйэлемент И,б, счетчик 7 импульсов,дешифратор 6, блок 9 дешифраторов,элемент ИЛИ 10, второй элемент И 11,второй триггер 12, регистр 13 сдвигаи третий элемент И 14.Генератор 1 - автоколебательныйгенератор последовательности импульсов. Частота генерации выбирается сучетом максимально допустимой частоты смены адреса в блоке 4,Распределитель 2 импульсов можетбыть выполнен, например, по схемецифрового делителя частоты импульсовна три. При этом на вход счетчика 3адреса подключают последовательность выделенных первых импульсов, На другом выходе распределителя 2 формируется последовательность выделенных вторых импульсов.Дешифратор 8 выделяет одно из состояний счетчика 7 и может быть вы 14388 20 5 1 О 15 2на вход счетчика 3 адреса, Сформированная на втором выходе распределителя 2 последовательность вторых импульсов поступает на входы элементов И б и 11 и осуществляет стробирование сигналов, поступающих на другие входы этих элементов.Счетчик 3 адреса имеет количество разрядов и, равное количеству адресных входов блока 4. Просчитывая импульсы, поступающие с выхода распределителя 2, счетчик 3 адреса формирует на своих выходах двоичные числа от 0 до 2 - 1, При этом осуществляИется последовательное обращение ко всем ячейкам памяти блока 4. Блок 9 дешифраторов содержит идешифраторов и дешифрирует двоичныечисла, содержащие в своих разрядахтолько одну единицу. Например, причетырехразрядном счетчике 3 адресаэти двоичные числа равны 0001, 0010,0100; 1000, Сигналы с выходов дешифраторов блока 9 объединяются на элементе ИЛИ 10 и поступают в качестветестовых сигналов на информационныйвход блока 4 оперативной памяти длязаписи в ячейки памяти, Таким образом, для данного примера в ячейкипамяти с адресами 0001, 0010, 0100,1000 в цикле записи записана единица,в остальных ячейках памятн - нуль. Режимы записи и считывания в устройстве переключаются триггером 5, на вход которого поцаются импульсыполнен, например, на многовходовом .элементе И. Блок 9 дешифраторов представляет собой совокупность деши фраторов, аналогичных,цешифратору 8,Устройство работает следующим образом.Б исходном состоянии, при отсутствии команды 1 Пуск , двухразрядный регистр 13 удерживается по установочному входу в обнуленном состоянии. Элемент И 14 закрыт и на выходе устройства отсутствует сигнал неисправности. Ячейки памяти контролируемого блока 4 оперативной памяти находятся в произвольном состоянии.Генератор 1 формирует непрерывную последовательность тактовых импульсов, Распределитель 2 импульсов осуществляет деление частоты тактовых импульсов на три, Сформированная на выходе распределителя 2 последовательность первых импульсов поступает с выхода старшего разряда счетчика3 адреса. При этом триггер 5 изменяет свое состояние каждый раз в момент переполнения счетчика 3 адреса, т,е. один раз за полный цикл послецовательного обращения ко всемячейкам памяти блока 4. Полный циклработы счетчика 3 адреса, при котором на прямом выходе триггера 5 име"ет место разрешающий потенциал, является циклом записи. В цикле записи элемент И б открыт. Импульсы записи, поступающие с второго выходараспределителя 2, проходят на входзаписи блока 4. Осуществляется запись единиц, поступающих с выходаэлемента ИЛИ 10 в ячейки памяти суказанными адресами. Б конце циклазаписи триггер.5 изменяет свое состояние. При этом закрывается элемент И б и открывается элемент И 11.Счетчик 7 в режиме записи обнуляет 1314388ся по установочному входу импульсами с выхода элемента И 6.В цикле считывания на выходе исправного блока 4 оперативной памяти появляются записанные в цикле записи и единиц Счетчик 7 осуществляет счет этих единиц. Для обеспечения его нормальной работы сигналы с выхода блока 4 стробируются на элементе И 11 импульсами записи. Количест- О во разрядов счетчика 7 выбирается равным ближайшему целому числу, большему числа 1 + 1 о 82,В конце цикла считывания вновь срабатывает триггер 5. К этому моменту счетчик 7 в процессе своего счета устанавливается в состояние и.: Это состояние дешифрируется дешифратором 8. В момент срабатывания триггера 5 на тактовом входе триггера 12 20 возникает перепад напряжения, по которому он устанавливается в состояние, соответствующее сигналу на его информационном входе. Если дешифра 25 тор 8 в этот момент открыт, триггер 12 устанавливается в состояние "1", при котором на его инверсном выходе сигнал неисправности отсутствует.При любом другом состоянии счетчика30 7 на инверсном выходе триггера 12 появляется сигнал неисправности, которыйхранится в триггере 12 до поступления на его тактовый вход следующего положительного перепада напряжения, т.е. до начала следующего цикла записи.Таким образом, для контроля блока 4 оперативной памяти достаточно осуществить один цикл записи тестовых сигналов и один цикл считывания Для исключения появления на выходе устройства ложного сигнала неисправности, который может возникнуть в момент включения устройства или при 45 смене проверяемого блока 4 оператив- ной памяти, в устройстве осуществляется дополнительное стробирование сигнала неисправности.После включения устройства или смены блока 4 на устройство подается команда "Пуск посредствомустановочного входа регистра 13, При этом регистр 13 перестает удерживаться в обнуленном состоянии. При поступлении на тактовый вход регистра 13 перепадов напряжения, формируемых триггером 5, регистр 13 начинает заполняться единицами. Второй по счету перепад напряжения вызывает срабатывание второго разряда регистра13, При этом элемент И 14 открывается, разрешается поступление сигналанеисправности на выход устройства.Поскольку между двумя перепадаминапряжения, возникающими на выходетриггера 5, заключены один цикл считывания и один цикл записи, к моменту открывания элемента И 14 контрольблока 4 закончен, Тем самым предотвращается появление на выходе устройства ложного сигнала неисправности.Устройство при возможных неисправностях контролируемого блока 4 оперативной памяти функционирует следующим образом.В случае, если в блоке 4 оперативной памяти происходит обрыв однойили нескольких адресных цепей, количество единиц на выходе блока 4, появляющихся в цикле считывания, увеличивается. Например; при и = 4 производится запись единиц в блок 4 присостояниях счетчика 3 адреса 0001,0010, О 00, 1000. Пусть произошелобрыв в цепи подключения младшего(на чертеже справа) разряда адреса.При этом в,цанной цепи устанавливается произвольный потенциал, например0". Тогда запись происходйт в ячей -ки памяти с адресами 0000, 00 О,0100, 1000,В цикле считывания младший разрядадрес- также сохраняет состояние 011 11Поэтому единицы н а выходе блока 4 появляются при состояниях счетчика 3адреса О 000 , О 0 0 1 , 00 1 О , 00 1 1 , 0 1 00 ,0 1 О 1 , 1 000 ,00 1 . Таким образом , навыходе элемента И 1 1 появляется вдвоебольше импульсов , ч ем это происходитпри исправном блоке 4 . В конце цикласчитывания на выходе дешифратора 8оказывается " 0 . Триггер 1 2 устанавлив ае т ся в с о сто янке , . свидетель ствующе е о неисправности блока 4 , На выходе устройства появляется сигнал неисправности ,1При выбранном в устройстве тестовом сигнале количество единиц, возникающих на выходе блока 4 в циклесчитывания, будет увеличиваться Ж)сравнению с нормальным при любой неисправности в цепях подключения адресных сигналов, т,е. и при обрывах,и при замыканиях. При работе устройства контролируются также цепи1314388 Составитель В.РудаковТехред В.Кадар Редактор И.Касарда Корректор С,Лыжова Заказ 2215/52 Тираж 590 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб д, 4/5Производстввино-полиграфическое предприятие, г.Ужгород, ул.Проектная, 4 прохождения входных информационных сигналов, сигналов записи, выходные цепи блока 4. В случае отклонения блока 4 от нормальной работы на выходе устройства возникает сигнал неисправности,Для искЛючения возможного переполнения счетчика 7 в процессе счета сигнал с инвероного выхода старшего разряда счетчика 7 подключен к входу 10 элемента И 11 При срабатывании старшего разряда, счетчика 7 элемент И 11 закрывается, счет импульсов прекращается.,15 Формула изобретения Устройство для контроля блоков оперативной памяти, содержащее генератор тактовых импульсов, распределитель импульсов, счетчик адреса, элемент ИЛИ, первый триггер, элементы И, счетчик импульсов и дешифратор, причем выход генератора тактовых импульсов подключен к входу распределителя импульсов, первый выход которого соединен со счетным входом счетчика адреса, второй выход распределителя импульсов подключен к первому входу первого элемента И, выход кото 30 рого является выходом записи устройства, выходы разрядов счетчика адреса являются адресными выходами устройства, о т л и ч а ю щ е е с я тем,.что, с целью повышения быстродействия устройства, в него введены 35 1 блок дешифраторов, второй триггер ирегистр сдвига, причем входы блокадешифраторов подключены.к выходамсчетчика адреса, выход элемента ИЛИявляется информационным выходом устройства, первый вход второго элемента И является информационным входомустроиства, второй вход второго элемента И соединен с вторым выходомраспределителя импульсов, третий ичетвертый входы второго элемента Иподключены соответственно к инверсному выходу первого триггера и выходустаршего разряда счетчика импульсов,выход второго элемента И подключен ксчетному входу счетчика импульсов,установочный вход которого соединенс выходом первого элемента И, прямойвыход первого триггера подключен квторому входу первого элемента И итактовым входам регистра сдвига ивторого триггера, выход регистрасдвига подключен к первому входутретьего элемента И, второй вход которого соединен с инверсным выходомвторого триггера, выходы разрядовсчетчика импульсов соединены с входами дешифратора, выход которогоподключен к информационному входувторого триггера, управляющий входрегистра сдвига является входом запуска устройства, выход третьего элемента И является контрольным выходомустройства, выходы блока дешифраторов подключены к входам элемента ИЛИ,

Смотреть

Заявка

3987285, 09.12.1985

ПРЕДПРИЯТИЕ ПЯ В-8246

ИВАНОВ НИКОЛАЙ ГРИГОРЬЕВИЧ

МПК / Метки

МПК: G11C 29/00

Метки: блоков, оперативной, памяти

Опубликовано: 30.05.1987

Код ссылки

<a href="https://patents.su/4-1314388-ustrojjstvo-dlya-kontrolya-blokov-operativnojj-pamyati.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для контроля блоков оперативной памяти</a>

Похожие патенты