Цифровой накопитель (его варианты)

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК б 94 НОЗ К 23 РЕТЕНИ ЛЬСТ шо тво СССР 00, 1983 ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ ОПИСАНИЕК АВТОРСКОМ,Ф СВИ(56) Авторское свидетелУ 1162040, кл. Н 03 К 2 ОВОЙ НАКОПИТЕЛЬ (ЕГО ВА АНТЫ).57) Изобретение может быть использовано в частотопреобразующих узлах аппаратуры времени и эталонных частот измерительной и вычислительной техники. Цель изобретения - повышение точности эа счет стабилизации фазы. В изобретении представлены два варианта выполнения устройства. Устройство по первому варианту со" держит сумматоры 1 и 3, мультиплексоры 2 и .10, регистры 4, 5 и 6:,0,1261111 вход 7 устройства, вход 8 цифрового накопителя, тактовый вход 9 устрой ства, выход 11 устройства и элемент 12 задержки. В устройстве по второмуварианту введен делитель 13 частоты с управляемым коэффициентом деления, совмещающий функции мультиплексора 10 и элемента 12 задержки. С использованием элемента задержки и мультиплексора 10 либо делителя частоты 13 с управляемым коэффициентом деления фазовые ошибки на выходе 11 накопителя становятся сущест. венно меньше первоначальных ошибок, характерных для импульсов переноса сумматора 3. Таким образом, методическая погрешность устройства, обусловленная дискретностью накопителя, оказывается компенсированной. Резуль тирующая стабильность фазы выходных импульсов определяется стабильностью задержки. 2 с.п. ф-лы. 2 ил.Изобретение (его варианты) относится к импульсной технике и может быть использовано в частотопреобразующих узлах аппаратуры времени и эталонных частот измерительной и вычислительной техники, в устроиствах синхронизации систем передачи данных, преимущественно при наиболее высоких требованиях к стабильности фазы выходных импульсов.Цель изобретения (его вариантов) - повышение точности путем стабилизации фазы.Поставленная цель достигается в обоих вариантах путем учета остатка в первом регистре, свидетельству Ющего о наличии временной погрешности. На фиг. 1 показана структурная схема цифрового накопителя согласно первому варианту, на фиг. 2 - структурная схема цифрового накопителя согласно второму варианту.Цифровой накопитель (фиг. 1) содержит первый сумматор 1, мульти.плексор 2, второй сумматор 3, пер вый 4, второй 5 и третий 6 регистры. Первый вход 7 устройства соединен с первыми входами первого сумматора 1 и с первыми информационными входами мультиплексора 2, вторые информационные входы которого соединены с выходами первого сумматора 1, вторые входы которого соединены с вторыми входами 8 цифрового накопителя. Выходы мультиплексора 2 соединены с входами второго регистра 5, выходы которого соединены с первыми входами второго сумматора 3, выходы которого соединены с входами первого регистра 4, выходы которого соединены с вторыми входами второго сумматора 3, выход переноса которого соединен с входом третьего регистра 6, Выход последнего соединен с адресным входом мультиплексора 2, а тактовый вход 9 устройства соединен с тактовыми входами регистров 4-6. Выход дополнительного мультиплексора 10 является выходом 11 устройства, адресные входы дополнительного мульти-. плексора 10 соединены с выходами первого регистра 4, информационные входы дополнительного мультиплексора 10 соединены с выходами элемента 12 задержки, вход которого соединен с выходом третьего регистра 65 10 15 20 25 ЗО 35 40 45 50 55 Цифровой накопитель (фиг, 2) содержит первый сумматор 1, мультиплексор 2, второй сумматор 3, первый 4, второй 5 и третий 6 регистры.Первый вход 7 устройства соединенс первыми входами первого сумматора1 и с первыми информационными входами мультиплексора 2, вторые информационные входы которого соединеныс выходами первого сумматора 1, вторые входы которого соединены с вторыми входами 8 цифрового накопителя.Выходы мультиплексора 2 соединены свходами второго регистра 5, выходыкоторого соединены с первыми входами второго сумматора 3, выходы которого соединены с входами первогорегистра 4, выходы которого соединены с вторыми входами второго сумматора 3. Выход переноса последнегосоединен с входом третьего регистраб, выход которого соединен с адресным входом мультиплексора 2, а тактовый вход 9 устройства соединен стактовыми входами регистров 4-6.1Выход делителя 13 частоты с управляемым коэффициентом деления является выходом 11 цифрового накопителяи соединен с входом сброса делителя13 частоты с управляемым коэффициентом деления, информационные входыи тактовый вход которого соединенысоответственно с выходами первого4 и третьего 6 регистров.Устройство согласно первому варианту работает следующим образом.Сумматор 1 суммирует входной кодК, поступающий с входа 7 с входнымкодом М управления емкостью, поступающим с входа 8, На выходе сумматора 1 образуется код К+М. Таким образом, на первые и вторые информационные входы мультиплексора 2 непрерывно поступают соответственнокод К и код К+М,1Пока сигнал переноса сумматора 3равен нулю, на управляющий входмультиплексора в каждый такт работынакопителя поступает нулевой сигнали на выход мультиплексора пропускается код К, который по тактовымимпульсам записывается в регистр 5.Код К суммируется в сумматоре 3 свыходным кодом регистра 4, код суммы подается на вход регистра 4 иследующим тактовым импульсом записы-,вается в регистр 4. Когда в одномиз тактов работы накопитель переЭполняется, т. е. значение суммы на выходе сумматора 3 достигает или превышает величину емкости К накопителя, в сумматоре 3 образуется остаток, а на выходе 11 - сигнал 5 переноса, равный логической "1". В следующий такт работы накопителя в регистр 6 записывается единица переноса, в регистр 5 - код К, в регистр 4 - остаток сумматора 3, на 1 О выход мультиплексора 2 пропускается код К+М, на выходе сумматора получается код К+Ь,а сигнал переноса на выходе 11 становится равным логическому 0. В следующем такте ра боты накопителя в регистр 6 записывается ноль с выхода переноса сумматора 3, в регистр 5 - код К+М, в регистр 4 - код К 1+Ь, на выход мультиплексора 2 вновь пропускается 20 код К, на выходе сумматора получается код 2 К+М+Ь, и начинается новый цикл работы накопителя, в котором емкость равна К-М. Остаток Ь в регистре 4 (остаток с выхода суммато ра 3 в момент его переполнения) в общем случае не равен нулю. Отличие Ь от нуля указывает на то, что импульс на выходе регистра 6 (импульс переполнения накопителя) формируется с некоторой временной погрешностью ь, лежащей в интервале от 0 до Т, (где Т - период тактового сигнала), которая является следствием дискретного накопления кода К.Поскольку занесение числа К в сумматор 3 происходит импульсами с периодом Т , то любая доля числа К=Т соответствует такой же доле времени Т . Если числа К и М выразить с использованием одних и тех же единиц времени, а квант задержки выбрать равным весу младшего разряда этих чисел, то остаток Ь всегда соответствует интегральному запаздыванию 45 импульса переполнения относительносоответствующего по номеру импульса идеальной последовательности. Выходные импульсы переполнения с регистра 6 поступают на вход многоотводного элемента 12 задержки, В результате задержки положение импульсов на выходе мультиплексора 10 оказывается более близким к идеальной импульсной последовательности.Функции элемента задержки 12 и мультиплексора 10 могут быть совмещены в делителе 13 частоты с управляемым коэффициентом деления(см. фиг 2). Тактовые импульсы счастотой Я/Т проходят на вход делителя 13 лишь при поступлении нанего очередного импульса с регистра6. Коэффициент деления определяетсякодом, поступающим с регистра 4.При коде 000 коэффициент деления максимален, при коде 11 1коэффициент деления равен единице.Импульсы, прошедшие на выход делителя 13, поступают на вход установкинуля делителя. Таким образом, доприхода следующего импульса с выхода регистра 6 делитель снова оказывается отключенным,В результате применения элемента12 задержки совместно с мультиплексором 10 или делителя 13 частоты,с управляемым коэффициентом деленияфазовые ошибки на выходе 11 накопи-.теля становятся меньше первоначальных ошибок, характерных для импульсов переноса сумматора 3. Таким образом, методическая погрешность устройства, обусловленная дискретностьюнакопителя, оказывается компенсированной, а результирующая стабильность фазы выходных импульсов определяется стабильностью задержки.формула изобретения1. Цифровой накопитель по авт.св. У 1162040, о т л и ч а ющ и й с я тем, что, с целью повышения точности за счет стабилизации фазы выходных импульсов, в него дополнительно введены элемент задержки и дополнительный мультиплексор, выход которого является выходом устройства, адресные входы дополнительного мультиплексора соединены с выходами первого регистра, информационные входы дополнительного мультиплексора соединены с выходами элемента задержки, вход которого соединен с выходом третьего регистра.2. Цифровой накопитель поавт.св. В 1162 б 40, о т л и ч а ющ и й с я тем, что, с целью повышения точности за счет стабилизации фазы выходных импульсов, в него дополнительно введен делитель частоты с управляемым коэффициентом деления, выход которого является выходом цифрового накопителя и соединен с входом сброса делителя частоты1261111 Составитель О.СкворцовТехред И.Попович Редактор С.Лисина Корректор Е.Сирохман Тираж 816 ,ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д. 4/5 Заказ 5245/58 Производственно-полиграфическое предприятие, г, ужгород, ул. Проектная,4 с управляемыми коэффициентами деления,информационные входы и тактовый вход которого соединены соответственно с выходами первого и третьего регистров.