Буферное запоминающее устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН1261010 9) Я) 4 б 06 Г 1300 ОПИСАНИЕ ИЗОБРЕТЕ Н АВТОРСН СВИДЕТЕЛЬ тему сбора и обработки и ность изобретения состоит формационной емкости ус обеспечения возможности щую избыточность данных тельных каналов. Адресн канала) каждой информа сравнивается с аналогичн душей посылки и, в случ производится обращение к блоку памяти по адресу, части информационной пос из дополнительного блок го бита данных производит ра в основной блок памя ции адреса обращения. 3 т быть использовано скорости передачи источников многокаинформации в сисЖ ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УРОЙСТВО(57) Изобретение можедля согласования попри вводе данных отнальной измерительной нформации. Сущв повышении интройства за счет уменьшать теку- некоторых измериая часть (номер ционной посылки ой частью предыае их равенства, дополнительному равному адресной ылки. При чтении а памяти нулевося запись парамет ти без модифика 261010Изобретение относится к Вь ис ител - ной технике и может быть использовано при построении буферных запоминающих устройств (БЗУ) в системах сборы и ооработки измерительной информации.Цель изобретения - повышение инфор. мационной емкости устройства.На фиг. 1 приведена структурная схема предлагаемого устройства; на фиг. 2приведена структурная схема блока памяти; НЯ фиг, 3 - структурная схема блока синхронизации.Буферное запоминающее устройство содержит блок 1 памяти с информационными входами 2 первой группы, 3 второй группь; и информационными выходами 4, первый счетчик 5 адреса, второй счетчик 6 адреса, реверсивный счетчик 7, элемент ИЛИНЕ 8. первый 9, второй 10 выходы управления, первый 11, второй 12 элементы И, триггер 13, первый 14, второй 15 регистры, блок синхронизации 16, элемент НЕ, 17, элемент ИЛИ 18, дополнительный блок 19 памяти, блок 20 сравнения, второй 21, третий 22 входы управления, третий выход 23 управления. первый вход 24 управления.Блок 1 памяти содержит накопитель 25, элементы И - ИЛИ 26, элемент НЕ 27,:)ле. мент 28 задержки и формирователь 29 импульсов.Блок 16 синхронизации содержит первый 30, второй 31, третий 32 элементы задержки, первый 33 и второй 34 формирователи импульсов.В качестве дополнительного блока 19 памяти может использоваться постоянно. запоминающее устройство, в яцейках которого по адресам, однозначно соответствующим адресной части информационных и нъ. лок, записаны нулевые биты для тех кано лов, данные от которых допускают сокро. щения текущей избыточности, и елиничнье биты для тех каналов, данные От которых не допускают сокращения текуц,ей избыточности. Устройство работает следующим образом, Перед началом работы сигналом на Входе 24 счетчики 5 - 7 устанавливаются в нулевое состояние.В режиме записи информация на Вход устройства поступает в виде слов, содержащих адресный признак (РОмер канала), который присутствует на входах 3 устройства,и параметр, который присутствует на вхо дах 2 устройства в сопровож,ГециР синхросигнала записи на входе 2устройства.По переднему фронту сигналаа входе 21 устройства номер канала записывается в регистр 14, а предыдущее содержимое регистра 4 переписывается В регистрЬ. Производится чтение бита информации из блока 19 памяти, записанного цо адресу, равому солержимому регистра 15, которое по- стуГяет ца ингрормациоцный вход триггера 13. ГРНхрг)сина:1, задержанный на элементе :10 за,еркки блока 16 синх;)онизгции, устана вл и вае- в соответствуюцее состояние три гер3. ОднГ)временно блок 20 сравнения сравнивает содержимое регистров 4 и 5.Г.одержим)е первого счетчика 5 адреса и реверсивного с етчика 7 увеличцваегся ца ЕГИЦИЦХ ЗЯ НИМ фРОНтОМ Сцгиала Ца тРЕ 10тьем выходе Г)лока 16 синхронизации, т.е.синхросипалом заиси, прошедшим последо- ВятесьцГ) эгеГент 30 задержки и формирователь 33 в следующих случаях: при высоком урОВн сРГ нала 13 Вы) О те элемента ИЛИ НЕ 8, т.е при состоянии Буфер пуст; при различном содержимом регистров 14 и 5, т.е. цри низком ровне сигцала ца Вьхоле лГ)ка 20;равненияри равном солержимом регистров 4 и 5 и высоком уровне сицала триггера3.20Выделение эти; сл 1 цяев производитсяэлеъентачР Ии 12 и эле 1)ситом 4 ЛИ 18.(;игРГЯ. -3 выходе формирователя 33, прохо;Г 5 элемнт 3Э 2 еркки постъцает на цхол у правления блокапамяти и подключает через элемент Н 1. 27 к а,ресным входам накопителя 25 ерез элехеты И - ИЛИ 26 разр 5.дцыс зыхо,ы первого етНкя 5 2, Р ее 2,:с кО ГО Р 0 м с Г) ) ) Г и Г) 0 В 3 ц те к У щи й ялрес за иси. 1 о этому адресу записывается информация, присутствующая на входах 2 и 3 устройства, В някцитель 25 гипалом НЯ Выходе эле.,ен Га 11) 27, задержанным :3 элелеге 28 залержки и сфор)ированным Грормирователем 29 33 ись цослсдхющих ин- Г)Оры яи.)Нных нос,ГГН)к В ОлОкпамяти Гро 35 .ЯВГ)лится янял)ично. 32 ись В ЬВпроводится цри ци)ком уровне сигнала на Вторсм вы 0)дс 11) правления ) сройствя, т.е.нри нулево з:яцснии старц:его разряда реверсивного счет яка 7 (разрялност, счетикя 7 на е,и иу прГВыц:ает разрядность 40счетчиков 0 и . 11 ь:Окий роВГнь Сигналя ца ВыхОде 10 хс Г)Г)йсВЯ свилетегьстВуГ" 0 состоянии Б фер заполнен.При тенР ицфорхации с:нхроси На.ггения на входе 22 устройства пктуцает ця ьхол формирователя 34 блока 16 синхронизации, который по переднему фр)нту сигнала формирует импульс, цо кГ)тГ) у модифицируется сс-Гержимсе Вто:)ого счетчика 6 адреса лооавляется е:Нцця) и реверсивюго сче" ика 7 выц тается единя 3) . Производится чте;Гие ицф)Грм)Р)ции из накс)ците Г 5 20, к ядГ)есцым вх)л)1 кГ)тоссгО В это время гдклоч ны через элементы И И,.1 И 26 выходные разрядные сигналы Второго с етчика 6 адреса. Г,Рг:Я, НЯ -.реьсх вьхос ле 23 устройсГВЯ. т с задержянъЙ ня элементе 32 задержки ипял фогмироця) еля 34, я В. яется им ); ьсом сОН 20 вождения сцита иной информации. Г си не цоследук)(Риг 7 щих информационных посылок из БЗУ производится аналогично. Чтение данных из устройства возможно при низком уровне сигнала на первом выходе 9 управления устройства, высокий уровень сигнала на выходе элемента ИЛИ в8 свидетельствует о состоянии Буфер пуст. Формула изобретенияБуферное запоминающее устройство, со держащее блок памяти, информ ационные входы первой и второй групп которого являются информационными входами устройства, информационными выходами которого являются информационные выходы блока па-мяти, адресные входы первой и второй групп которого соединены с выходами первого и второго счетчиков адреса, реверсивный счетчик, выходы которого подключены к входам элемента ИЛИ - НЕ, выход которого и один из выходов реверсивного счетчика являются 20 соответственно первым и вторым управляющими выходами устройства, первый элемент И, выход которого соединен с первыми входами первого счетчика адреса и реверсивного счетчика, второй элемент И, триггер, выход которого соединен с первым входом второго элемента И, вторые входы счетчиков адреса соединены с третьим входом реверсивного счетчика и являются первым управляющим входом устройства, отличающееся тем, что, с целью повышения информационной емкости устройства, оно содержит первый и второй регистры, блок сравнения, блок синхронизации, элемент НЕ, элемент ИЛИ, дополнительный блок памяти, входы которого соединены с выходами второго регистра и входами первой группы блока срав. нения, входы второй группы которого подключены к выходам первого регистра и информационным входам второго регистра, управляющие входы регистров соединены с первым входом блока синхронизации и являются вторым управляющим входом устройства, третьим управляющим входом которого является второй вход блока синхронизации, первый выход которого является третьим управляющим выходом устройства, второй, третий, четвертый, пятый выходы блока синхронизации соединены соответственно с первым входом триггера, первым входом первого элемента И, первым входом второго счетчика адреса и вторым входом реверсивного счетчика, управляющим входом блока памяти, информационные входы второй группы которого подключены к информационным входам первого регистра, выход блока сравнения соединен с вторым входом второго элемента И, входом элемента НЕ, выходы элемента ИЛИ - НЕ, второго элемента И, элемента НЕ соединены с входами элемента ИЛИ, выход которого подключен к второму входу первого элемента И, выход дополнительного блока памяти соединен с вторым входом триггера.О. Кулакоес СоставнтелТехред И. ВеТираж 67 И Государственногоделам изобретенийМосква, Ж - 35, РаушП Патента, г. Ужгор ВНИИП по 3035,илиал ППРедактор М. ЦиткинЗаказ 5238/53 р Корректор Т. Колб Подписное хомнтета СССР открытий ская наб., д од, ул. Прое