Запоминающее устройство с самоконтролем

(50 4 29 00 ОПИСАНИЕ ИЗОБРЕТЕН А ВТОРСНОМУ СВИДЕТЕЛЬСТВУ 26И. Тито л СССР ССР 1984 С САМ вычис ти СУДАРСТВЕННЫИ НОМИТЕТ ССС о делАм изОБРетений и ОткРы(57) Изобретениелительной технике 8.8) идетельств 1 С 29/00. етельство 11 С 29/00 УСТРОЙСТВ относитсяв частно запоминающим устройствам на полупроводниковых динамических элементах.Целью изобретения является повыше ние быстродействия за счет совмещения такта записи скорректированнойинформации с тактом регенерациисчитывания, Устройство содержит накопитель, формирователь корректирующих сигналов, блок коррекции, регистр регенерации, коммутаторы,счетчик, регистр адреса, дешифратор,блок сравнения, блок управления,дополнительный регистр адреса.1 з,п.ф-лы, 2 ил.44 726 2блока 3 коррекции через открытый элемент И 12.6 производится формирование импульса записи в дополнительныйрегистр 10 адреса и регистр 4 регенерации.По концу такта фронтом сицхроимпульса производится взведение триггера 12.3, закрытие элемента И 12,6и установление счетного триггера О 12,2 в нулевое состояние.Единичный уровень инверсного вьгхода счетного триггера 12,2 подключаЕсли на шине 18 в это время присутствует единичный уровень, то открывается элемент И 12.4. На выходах элементов ИЛИ 12.7 и 12.8 появляются единичные уровни, под воздействием которых в накопителе производится запись информации. Если, при наличии сигнала обращения, по шине 18 подается нулевой уровень, то единичный уровень появляется только на выходе элемента ИЛИ 1.8, под воздействием которогов накопителе происходит считывание информации.В случае обнаружения ошибки в этом такте, управляющим сигна,пом от 1 12Изобретение относится к вычислительной технике, в частности к запоминающим устройствам (ЗУ), выполненным ца полупроводниковых дицамических элементах.1 ель изобретения - повышение быстродействия устройства за счет совмещения такта записи скоррек;тированной информации с тактом регенерациисчитывания.На фиг, 1 приведена структурнаясхема устройства; на фиг. 2 - схемаблока управления.Устройство содержит накопитель 1на полупроводниковых элементах 1 памяти, формирователь 2 корректирующихсигналов, блок 3 коррекции, регистр4 регенерации, второй коммутатор 5,счетчик б, регистр 7 адреса, первыйкоммутатор 8, дешифратор 9, дополнительный регистр 1 О адреса, блок 11сравнения, блок 12 управления, адресный вход 13, информационный вход14, выход 15 устройства, управляющиеВходы 16-18 устройства.Блок 12 управления содержит элементы И 12.1, 12.4, 12.5, 12,6, элементы ИЛИ 12.7 и 12,8, счетньпс триггер 12.2, динамический триггер 12.3.Устройство работает следующим образом,По шине 16 на третий вход блокауправления поступает синхронизирующая серия, Сигнал обращения к памятипоступает по шине 17 на второй входблока управления и совпадает по времени с импульсом синхроцизирующейсерии.Частота синхросерии в два разабольше частоты сигналов обращения.При поступлении по шине 17 обращения,счетный триггер устанавливается внулевое состояние. ет на соответствующие входы памяти выходы регистра 7 адреса и формирова теля 2 корректирующих сигналов, Нулевой уровень инверсного выхода подключает нд соответствующие входы памяти выходы счетчика 6 и регистра. 4 регенерации, Фронтом этого сигнала 20 пстоизвоцится добавление единицы ксодержимому счетчика б,Спустя цикл регенерации, при совпадении текущего адреса регенерации 25 с содержанием дополнительного регист.рд 10, т.е, того адреса, по которому в считанном слове обнаружена ошибка, открывается элемент 12.5 и Вместо такта регенерации-считывания инфор мдции производится запись скорректированной информации. В такте записи цд ицформацоиннуюшину подается информация, подлежащая записи и память С адресной спины 3 35цд ресистр 7 адреса поступает код адреса, Го шине7 цд вход блока 12 уптздв:сесссся поступает сигнал обращения, д по шине 18 - сигнал записи. 4011 формирователекорректирующихсигналов производится формированиедопоссцительнксх битов кодл Хемминга,позголяющих обнаруживать н исправлятьодиночные ошибки, С выхода сЬормировд 45 ,;епя 2 корректирующих сигналов информдционсые биты и биты кода Хемминга подаются на вхоц второго коммутатора 5. Единичный сигнал с третьего выхода блока 12 управленияподключает через первый коммутатор 8на адресчые входы памяти 1 и входдешифратора 9 содержимое регистра 7адреса, Через второй коммутатор 5и информационные входы 1 памяти подключаются выходы формирователя 2корректирующих сигналов, Под действием управляющих сигналов с первогои второго выходов блока 12 управле 1244726ния в накопителе 1 производится запись информационных битов и дополнительных битов кода Хемминга.В такте считывания с адреснойшины 13 поступает код адреса, с шины17 - сигнал обращения, с шины 18сигнал считывания, Работа адресной.части аналогична циклу записи. Подвоздействием управляющего сигнала свторого выхода блока 12 управленияв накопителе 1 происходит считываниеинформации по адресу, принятому нарегистр 7 адреса, Считанные битыинформации и биты кода Хемминга поступают в блок 3 коррекции информации, где, в случае обнаружения одиночной ошибки, происходит ее исправление и выдача на выходную информационную шину 13, Одновременно этаинформация заносится на регистр 4регенерации, если последний в этовремя не занят,Занесение скорректированной информации и адреса,по которому этаинформация хранится в памяти, производится под воздействием сигнала,поступающего по четвертому управляющему выходу блока 12 управления.В следующем такте блок 12 управления нулевым уровнем на третьем выходе подключает через первый коммутатор 8 на адресные входы накопителя 1 и входы дешифратора 9 содержимое счетчика 6. Под воздействием сигнала с второго выхода блока 12 управления происходит считывание из накопителя 1 информационных и контрольных битов в блок 3 коррекции. Если ранее в такте регенерации или в такте считывания по обращению была обнаружена ошибка, то при совпадении текущего адреса регенерации с адресом, записанным в дополнительо ном регистре 1 О, блок 11 сравнения выдает сигнал,по которому в этом такте происходит запись-регенерация скорректированной информации.Если в процессе регенерации возникает несколько одиночных ошибок, .то устройство фиксирует первую ошибку, исправляет ее через цикл регенерации, а затем фиксирует следующую и т.д.Формула изобретения1. Запоминающее устройство с самоконтролем, содержащее. накопитель,регистр адреса, счетчик, дешифратор,первый коммутатор, формирователь корректирующих сигналов, второй коммутатор, блок коррекции, блок управления, причем один выход первого коммутатора соединен с первым входом накопителя, другой выход - с входом де-.шифратора, выход которого подключенк второму входу накопителя, первый 10 вход первого коммутатора соединен свыходом регистра адреса, вход которо.го является адресным входом устройства, выход счетчика соединен с вторым входом первого коммутатора, Первый вход второго коммутатора соединен с выходом формирователя корректирующих сигналов, вход которогоявляется информационным входом устройства, выход регистра регенерациисоединен с вторым входом второго ком.мутатора, выход которого подключенк третьему входу накопителя, выходкоторого соединен с входом блока коррекции, один выход которого подклю чен к первому входу регистра регенерации и является информационным выходом устройства, первый, второй итретий входы блока управления являются управляющими вхоДами устройства, четвертый вход блока управлениясоединен с другим выходом блока коррекции, первый и второй выходы блокауправления подключены к третьемуи четвертому входам накопителя, третий выход блока управления подключен 35к третьим входам коммутаторов и входу счетчика, о т л и ч а ю щ е е с ятем, что, с целью повышения быстродействия устройства, в него введены 40дополиитепьный регистр адреса иблок сравнения, причем выход счетчика подключен к первым входам блокасравнения и дополнительного регистраадреса, выход которого соединен с 45вторым входом блока сравнения, выХод,которого подключен к пятому входублока управления, четвертый выходкоторого соединен с вторым входомдополнительного регистра адреса ивторым входом регистра регенерации.502, Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок управления содержит первый и второй триггеры, элементы И, элементы ИЛИ, при.чем первый выход первого триггерасоединен с первым входом третьего элемента И и с вторым входом второго элемента ИЛИ, первый выход второго124472 б Составитель О. Кулакоактор И. Касарда Техред И Поповн оррект ирохма аказ 3924/55 ВНИИПИ Гос по дела 113035, ИоТираж 543арственного комитета СССРизобретений и открытийва, Ж, Раушская.наб., д. 4/5 Подписно Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная,триггера соединен с третьим входомтретьего элемента И, второй выходвторого триггера подключен к первомувходу четвертого элемента И, второйвход которого соединен с вторым входом первого элемента И, второй входкоторого подключен к первому входупервого триггера, второй вход которого соединен с первым входом второго 10элемента ИЛИ и вторым входом второгоэлемента И, выход которого подключенк первому входу первого элемента ИЛИ, второй вход которого соединенс выходом третьего элемента И и вторым входом второго триггера, первыйвход которого подключен к выходупервого элемента И, входы второгоэлемента И, первый вход первого триггера, второй вход первого элемента Ии второй вход. третьего элемента Иявляются входами блока управления,выходами которого являются выходыэлементов ИЛИ, в торой выход перв ого триггера ивыходы четвертого элемента И.