Устройство для реализации быстрого преобразования хаара

(5 ц 4 с 0 ОПИСАНИЕ ИЗОБРЕТЕН ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТ К АВТОРСКОМУ СВИДЕТЕЛЬСТ(71) Вычислительный центр АН АрмССР и Ереванского государственного университета(56) Авторское свидетельство СССР681430, кл. С 06 Г 15/332, 1976.Патент США3981443, кл. С 06 Г 15/332, 1975. (54)(57) УСТРОЙСТВО ДЛЯ РЕАЛИЗАЦИИ БЫСТРОГО ПРЕОБРАЗОВАНИЯ ХААРА, содержащее синхронизатор, последовательно соединенные первый и второй эле менты задержки, первый, второй и третийблоки сдвиговых регистров, первый и второй сумматоры-вычитатели, причем вход первого элемента задержки является информационным входом устройства, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, оно содержит тактируемый элемент задержки, при этом выход первого элемента задержки подключен к первым входам первого и второго сумматоров-вычитателей, вторые входы которых подключены к выходу второго ЯО 1187176 элемента задержки, выход суммы второго сумматора-вычитателя подключен к входу тактируемого элементазадержки, выход которого подключен ктретьему входу первого сумматора-вычитателя, выход разности которогоподключен к информационному входупервого блока сдвиговых регистров,информационный выход которого подключен к входу первого элемента задержки, четвертому входу первого итретьему входу второго сумматороввычитателей, выходы соответственносуммы первого и разности второгосумматоров-вычитателей подключенык информационным входам соответственно второго и.третьего блоковсдвиговых регистров, первый, вто-рой, третий, четвертый, пятый, шестой и седьмой выходы синхронизатораподключены соответственно к входамразрешения приема операндов первого и второго сумматоров-вычитателей,входам разрешения приема информациивторого, первого и третьего блоковсдвиговых регистров и тактовым входам тактируемого элемента задержки и первого блока сдвиговых регистровИзобретение относится к вычисли-тельной технике и может быть использовано в системах автоматики для обработки и передачи цифровых сигналов и изображений, основанной на алгоритме быстрого преобразованияХаара (БПХ), когда размерностьвходной выборки И = К , где Е и и -любые натуральные числа,Цель изобретения - упрощение устройства.На фиг. 1 представлена схема устройства (И = Зф); на фиг. 2 - временные диаграммы, поясняющие егоработу; на фиг, 3 - граф вьгчислений.Схема устройства (фиг. 1) содержит синхронизатор 1 тактируемый,элемецгы 2 и 3 задержки, сумматорывычитателц 4 и 5, тактируемый элемент 6 задержки, блоки 7 - 9 сдви-говых регистров.В предлагаемом примере преобразование состоит из четырех этапов,соответствующих выполнению операцийумножения ца матрицы К 4, Кз, К, К.Причем ца первом этапе выполняет-.ся умножение входного вектора Е наматрицу К на втором - произведение, полученное на первом этапе и 30представляющее собой матрицу У,умцожаетс 5 г ца матрицу К и т,д.Устройство спроектировано так,что конечные результаты преобразования,группами получаемые после 35каждого этапа хранятся в блоках 7и 9 до полного окончания всегопроцесса преобразования, промежуточные же компоненты размещаются в блоке 8, откуда они подаются на вход 40устройства.Устройство работает следующимобразом.Исследуемые дискретные сигналыс каждым тактом последовательно поступают на вход элемента 2 задержки,являющийся также и входом устройства, С приходом второго сигнала иподачей цз синхронизатора 1 ца управляющий вход сумматора-вычитателя 5 управляющего сигнала осуществляется переключение входов,вычисление разности первых двухкомпонентов и ее последующее размещение в блок 7, при предварительной 55подаче на него сигнала из синхронизатора 1. С приходом третьего сигналг осуществляется переключение входов сумматора-вычитателя 4, который вычисляет сумму первых трех компонентов входного сигнала, одновременно осуществляется переключение входов сумматора-вычитателя 5, который вычисляет сумму первых двух компонентов. ГГолученный на выходе сумматора-вычитателя 4 результат размещается в блоке 8, а с выхода сумматора-вычитателя 5 - в элемент 6 задержки. На следующем такте с приходом четвертого сигнала на выходе элемента 2 задержки будем иметь сдвинутый на один разряд влево третий сигнал, что соответствует его умножению на два. В это же время с выхода элемента 6 задержки на вход сумматора-вычитателя 4 поступает задержанная на один такт сумма (Е + Г ), происходит переключение входов сумматоравычитателя 4 и вычисление разности (Г+ Й) - 2 Гз , которая размещается в блоке 9 при наличии синхронизатора 1 управляющего сигнала, С прихоцом пятого сигнала переключаются входы сумматора-вычитателя 5, вычисляется разность (Й 4-Е), после чего при наличии управляющего сигнала синхронизатора 1 она размещается в блоке 7. Далее устройство работает аналогичным образом вплоть до прихода последнего, 81-го компонента входного сигнала. Затем начинается второй этап преобразования, реализующий умножение 1" К, причем в качестве входных сигналов используются промежуточные результаты преобразования, которые в первом этапе были размещены в блоке 8 и представляют суммы по три компонента исходного сигнала, По сигналу из синхронизатора 1 эти суммы последовательно с каждым тактом поступают на вход устройства, Как на этом, так и в последующих третьем и четвертом этапах устройство работает исключительно так же, как и в первом, при этом входными данными на третьем этапе служат хранимые в блоке 8 суммы компонентов исходного сигнала по девять, которые были вычислены в течение второго этапа, а входными данными на четвертом этапе - суммы компонентов исходного сигнала по 27 полученные в третьем эта пе.1187 176 3На третьем этапе реализуется умножение Р К, а на четвертом - Г К, После завершения четвертого этапа конечные результаты преобразования будут находиться в блоках 7 и 9, кроме первого коэффициента, который вычисляется в конце четвертого этапа и размещается в блоке 8Вывод коэффициентов в последовательности, указанной матрицей преобразования Р, обеспечивается расположением выходных шин блоков сдвиговых регистров в нужном порядке. 4На временной диаграмме, поясняющей работу устройства (фиг. 2), через ТИ обозначены непрерывно вырабатываемые входные тактовые импульсы, которые следуют с частотой,равной частоте следования входныхсигналов. ТИ 1, ТИ 2ТИ 7разрешающие тактовые импульсы, вырабатываемые на выходных шинах синхронизатора 1 (фиг. 1 стрелкиа,б,,ж), Наличие "1" в строке временной диаграммы означает наличие соответствующего разрешающего сигналав данный момент времени,1187176 егьа Сломками ов оставитель А. Баехред Ж, Кастелев рректор А. Тя Данкули кт одписно аказ ал ППП "Патент", г. Ужгород, ул. Проектная,2/55 БНИИПИ Го по дел 113035, НосТираж 70 дарствен изобрета, Жого комитета СССРний и открытийРаушская наб д,4/