Устройство для считывания информации из ассоциативной памяти

.;,з 1фффдамтад4 БРЕТЕНИЯ ПИСАНИ ВТОРСНОМУ С Трусфус,.Ярмухаметова ТрудовогоРдена Дружбыинститут ег ликовский А,А.тегральные схеных транзисторСов. радио,ис. 9.3.тивные параллельнергоиздат рис. 7.12(54) (57) УСТРОЙСТВО ДЛЯ СЧИТЫВАНИЯ ИНФОРМАЦИИ ИЗ АССОЦИАТИВНОЙ ПАМЯТИ, содержащее элементы И, элементы ИЛИ и элементы НЕ, причем первые входы первого и второго элементов И и выход первого элемента ИЛИ являются 1 соответственно входами третьего и 1второго разрядов и выходом объединенного сигнала устройства, выход второго элемента ИЛИ соединен с входом первого элемента НЕ, выход которого подключен к вторым входам первого и второго элементов И, вы"ОСУДАРСТВЕННЫЙ КОМИТЕТ СССПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЬПИ(71) Казанский орденКрасного Знамени и онародов авиационныйим. В.Н.Туполева(56) Валиев К.А ОрПолупроводниковые инмы памяти на биполярных структурах, М.:1979, с. 259, 296, рфостер К. Ассоцианые процессоры, М.:1981, с, 240, с. 168 БО 1182579 д ход второго элемента И соединен первым входом третьего элемента выход которого подключен к вход второго элемента НЕ, выход кото соединен с третьим входом перво элемента И и первым входом треть оэлемента И, выходы элементов И,с первого по третий, являются соответствеино выходами третьего, второго и первого разрядов устройства,адресными выходами которого являютсявыходы элементов НЕ, о т л и ч а ющ е е с я тем, что, с целью повышения надежности и быстродействияустройства, в него введены четвертыйи пятый элементы И, первые входы которых являются соответственно входами первого и нулевого разрядов устройства, а вторые входы соединены счетвертым входом первого и третьим;входом второго элементов И и являются управляющим входом устройства,причем выходы четвертого и пятогоэлементов И подключены соответственно к первому входу второго элемента ИЛИ и второму входу третьего элемента И и к вторым входам второгои третьего элементов ИЛИ, входы первого элемента ИЛИ соединены с первы-ми входами первого, второго, четвертого и пятого элементов И;выходпятого элемента И является выходомнулевого разряда устройства, 1 1182Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может бытьиспользовано для считывания информации из ассоциативной памяти, а такжев различных устройствах управления,связанных с приоритетной обработкойсигналов запроса.Цель изобретения - повышение надежности быстродействия устройства.НаФиг, 1 изображена функциональная схема устройства; на фиг. 2структурная схема многоуровневойструктуры, организованной из предложенных устройств для считывания ин 15формации из ассоциативной памяти (например, для шестнадцати входов),Устройство содержит входы нулевого 1, первого 2, второго 3, третьего 4 разрядов, выходы нулевого 5,первого 6, второго 7, третьего 8 раз 20рядов, выход 9 объединенного сигнала,адресные выходы 10 и 11, вход 12выборки, элементы И 13-17 с первогопо пятый, элементы ИЛИ 18-20 с перво 25го по третий, первый 21 и второй 22элементы НЕ.На фиг. 2 обозначены устройства 23первого уровня и 23 второго уровня,адресные шины адреса. старших разрядов 24 и 25 и младших разрядов 26,27 адреса. Объединение выходов 10,устройств 23. в шины 26 и 27 выполнено с использованием монтажногоИПБ,Предложенное устройство (фиг. 1) 35работает следующим образом.На входы 1-4 устройства поступаетвходной код. При использовании устройства в ассоциативной памяти входной код поступает с регистра откли- ф 0ков (не показан). Устройство преобразует входной код в код указателя, вкотором единичный сигчал присутствует только в позиции, соответствующейпервой из ячеек с положительнымоткликом на поиск по ассоциативномукритерию. На выходах 10 и 11 элементов 21 и 22 формируется адрес этойячейки (под первой ячейкой понимается здесь ячейки с меньшим адресом).В случае использования устройствав системах управления входной код поступает с регистра управляющих признаков или регистра прерывания (не показаны). 55Если входной код содержит единичные разряды, то элемент ИЛИ 18 формирует единичный сигнал на выходе 9. 579 2Этот сигнал используется при построении многоуровневой структуры устройства. Код указателя в устройстве формируется элементами И 13-17 под управлением запрещающих сигналов (потенциалов логического нуля), Запрещающиесигналы и код адреса формируются элементами ИЛИ 19, 20 и элементами НЕ 21,22. Для формирования кода указателя икода адреса на вход 12 подается разрешающий сигнал (потенциал логической единицы).Рассмотрим работу устройства вслучае, когда во входном коде присутствуют единичные сигналы на входе 1 или 2 (адреса 00 или 01)Этисигналы через элементы И 16 или 17и элемент ИЛИ 19 поступают на элемент НЕ 21, На выходе элемента НЕ 21формируется потенциал логическогонулявляющийся запрещающим дляпрохождения сигналов со входов 3и 4 через элементы И 13, 14. Одновременно этот потенциал формируетпервый разряд кода адреса (00 или01) на выход 10, Таким образом,сигналы на выходах 7, 8 (код указателя) и 10 (первый разряд кода адреса) могут быть единичными, еслинет единичных разрядов входного кода с.адресами 00 или 01.Аналогично, если во входном коде имеются первые единичные разрядына входах 1 или 3 (с адресами 00или 10), они проходят через элементы И 17 или 14, элемент ИЛИ 20 навход элемента НЕ 22, на выходе которого формируется потенциал логического нуля, являющийся запрещающимдля прохождения единичных сигналоввходного кода с входов 2 или 4 через элементы И 15 или 13Одновременно этот потенциал формирует второй разряд кода адреса на выходе 11(адреса 00, 10),Таким образом, при любых сочетаниях сигналов входного кода в устройстве вырабатывается код адреса первой единицы во входном коде, нулевые разряды которого одновременноявляются запрещающими сигналами длявсех остальных единичных разрядоввходного кода, за счет чего повышаается надежность устройства,При использовании многоуровневойструктуры, например двухуровневой(фиг. 2), разряды входного кода делятся на четверки и поступают навходы 1-4 устройств 231 первого уров3 1ня, Если в пределах четверки имеется единичный разряд входного кода,то формируется сигнал единицы навыходе 9 соответствующего устройст"ва 23,Сигналы с выходов 9 устройств 231образуют входной код для устройства 23 , На входе 12 устройства 232постоянно поддерживается разрешающийсигнал.Устройство 23 формирует код ука 2зателя, единичный разряд которого соответствует первой из четверок разрядов входного кода, содержащих единичные значения. Разряды кода указателя с выходов 5-8 устройства 23поступают на входы 12 соответствующихустройств 23 . При этом разрешаю 1щий сигнал поступает на вход 12лишь того устройства 23, чей сигналс выхода 9 был первой единицей входного кода устройства 23. Таким образом, только одно из устройств 23будет формировать код адреса и кодуказателя с единичным разрядом. Полный код указателя в многоуровневойструктуре формируется из кодов указателей устройств 23. Код адреса фор 182579 4мируется устройством 23 (старшиеразряды на шинах 2 ч и 25) и одним изустройств 23, выбранным единичнымразрядом кода указателя устройства 23 (младшие разряды на шинах 26и 27),Входы элемента ИЛИ 19 соединенычерез элементы И 16 и 17 с входами 1и 2 (нулевого и первого) разрядов10 входного кода фиг. 1), поэтому прикомбинации входного кода 0110 единица по входу 3 может быстрее, чем впрототипе, пройти на элементы ИЛИ 20и НЕ 22 и запретить прохождение пер 15 вой единицы на выход 6. Единица свхода 1 после задержки в элементе И17 поступит на элементы ИЛИ 19 иНЕ 21,Таким образом, на выходах 1 О и 11будет сформирован адрес с задержкой,примерно в два раза меньшей, чем впрототипе.за счет меньшего числаэлементов, создающих задержку.Формирование сигнала на выходе 9также выполняется с меньшей задержкой,чем в прототипе, за счет исключенияэлементов И,1182579 7 Ж едактор И,Ко ьчук Заказ 6 одписное 4/ иал ППП "Патент", г.ужгород, ул,Проектная, 4 51 ВНИИПИ Государств по делам изобр 113035, Москва, Ж