Запоминающее устройство

)4 С 11/00 ГОСУДАПО ДЕ ОБРЕТЕНИЯ цЕЛЬСТВУ РВ АНИЕ ИЗ ОРСОМУ С ы, втов И,четчики соед орой торых подкл ИЛ 1, перицецы с выруппы,первые входы к ыходу элемента ченывыеходаи вт ы ко орого соед тов Н 1 вх ы элементо чецы к вых ды кото ми элемец орые вход пы подклю равнозцач тацоночць ч 1 н И перноиодам элеменчем ньгходы Р о ри ост тчиков такеццо с пере входы сч соотнетст оединены и с выходае входы ксто ж блоков паых и од клюными входами мяти в и орая ВЕННЫЙ КОМИТЕТ СССРИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54)(57) ЗАПОМИНАЯ)ЩЕЕ УСТРОИСТВОфсодержащее блоки памяти, первуюгруппу регистров, первую группу элементов И, элемент ИЛИ, распределитель импульсов, элемент задержки иблок синхронизации, одни из выходовкоторого соединены с входами синхронизации регистров первой группы, адругие входы - с первыми входамиэлементов И первой группы, выходыкоторых подключены к входам элементаИЛИ, выход которого соединен с входом элемента задержки, выход которого подключен к входу распределителяимпульсов, выходы которого соединены с входами синхронизации блоковпамяти, причем одноименные входырегистров первой группы соответственно объединены и являются информационными входами устройства, входомсинхронизации которого являетсявход блока синхронизации, о т лч а ю щ е е с я тем, что, с цельюувеличения информационной емкостиустройства, в него введены элементыравнозначности, шифратор, вт,БО 11825 группа регистров, коммутато рая и третья группы элемент элемент И-ИЛИ, элементы НЕ, тактов, счетные входы котор ены с выходами элемецто цы к выходам коммутаторов, входь которых соединены с выходами регистров первой группы,а управляющие входы - с выходами регистров второй группы, входы которых подключены к выходамшифратора, входы которого соединеныс выходами элементов И перной группы, входы синхронизации регистроввторой группы подключены к выходамэлементов И третьей группы, первыевходы которых соединены с выходомэлемента ИЛИ, вторые входы элементов И второй и третьей групп подключены к выходам распределителя импульсов, вторые входы элемента И-ИЛИсоединены с другими выходами блокасинхронизации, выход каждого регистра первой группы подключен к первомувходу одноименного элемента равнозначности и к второму входу последующего элемента равнозначности, первый вход первого элемента ранцоэцачности соединен с выходом последнегорегистра первой группы, 1182577Изобретение относится к вычислительной технике,. и частности к заломинающим устройствам, и может быть использовано для регистрации кодового обмена цифровых устройств в логи ческих анализаторах, а также при отладке цифровых вычислительных комплексов.Цель изобретения - увеличение инФормационной емкости устройства. 10На Фиг. 1 приведена Функциональная схема устройства; на фиг. 2 - то же, наиболее предпочтительный вариант выполнения каждого блока памяти.Устройство содержит (Фиг.1) лер вую группу регистров 1, блок 2 синхронизации, элементы 3 равнозначности, элементы НЕ 4, элемент И-ИЛИ 5, первую группу элементов И 6, шифратор 7, элемент ИЛИ 8, распределитель О 9 импульсов, коммутаторы 10, вторую группу регистров 11, вторую 12 и третью 13 группы элементов И, счетчики 14 тактов, блоки 15 памяти и первый элемент 16 задержки, 5Каждый блок 15 памяти содержит (Фиг,2) накопитель 17, формирователи 18 и 19 одиночных импульсон, элемент 20 задержки, демультиплексор 21 Формирователь 22 коротких импульсов З 0 и счетчик 23 адресов.Регистры 1 и 11 могут быть выполнены на микросхемах 585 ИР 12,133 ИР 13. Число информационных входов устройства равно ш ( где ш - целое число) и числу входов каждого из регистров 1. Число регистров 1 в первой группе схем 3 равнозначности, элементов НЕэлементов И б первой группы равно М (где И - целое число), а число коммутаторов 10, элементов И 12, элементов И 13, счетчиков 14 тактов и блоков 15 равно М (где М - целое число). Счетчики 14 тактов могут быть выполнены на микросхемах 133 ИЕ 7, 533 ИЕ 7, коммутатор 10 - на основе микросхем 533 КП 12. Схемы 3 равнозначности могут быть ныполнены на 50 микросхемах 533 СП 1. Накопитель 17 может быть построен на микросхемах 54 1 РУ 2 и имеет (ш+Т) разрядов, где ш - число разрядон регистрации анализируемого кода,- число разря дов для регистрации временного кода,Устройство работает следующим об; азом. Перед началом работы все регистрыи счетчики устройства сбрасываютсяв нулевое состояние, распределитель9 устанавливается в первое положение, а распределитель (условно непоказан) блока 2 - н И-ое положение,ячейки блоков 15 обнулены,Устройство приводится и действиеподачей на вход 24 импульсных сигналов. При поступлении первого импульса на первом из выходов блока 2 появляется кратковременный единичныйсигнал, который поступает на синхронизирующий вход первого из регистров1, обеспечивая зались в регистр 1информации с входов 25. Первая изсхем 3 равнозначности сравниваеткоды с выходов первого и М-ого регистров 1, последний в начале работы должен быть равен 00000, Еслисхема 3 равнозначности отметит равенство кодов, то на ее выходе будетнулевой уровень, препятствующий прохождению через первый из элементовИ 6 единичного сигнала с первого издругих выходов блока 2, которыйпройдет на выход элемента И-ИЛИ 5,через соответствующий его вход, таккак на втором соответствующем входебудет действовать единичныйуровеньс выхода первого из элементов НЕ 4,При воздействии второго и после. - дующих синхронизирующих импульсов информация будет записываться но второй, третий и так далее регистры 1 до К"ого нключительно, а затем снова в первый, второй и так далее так как единичные сигналы будут вырабатываться блоком 2 последовательно на втором, третьем, ,М-ом, снова на первом, втором и так далее его выходах. Эти импульсы проходят . последовательно на выход элемента И-ИЛИ 5 и далее через первый из элементов И 12 - на вход первого изсчетчиков 14, который в результате насчитывает И импульсов (где и ) Я - целое число) пока (К+ 1)-я из схем 3равнозначности не отметит неравенство кодов (где К - остаток от деления п на И), Единичный уровень с выхода (К+ 1) -ой схемы 3 равнозначности разрешит передачу на выход (К+ 1)-ого элемента И 6 импульсного сигнала с (К+1)-го выхода блока 2 и запретит его передачу на выход элемента И-ИЛИ 5. Импульсный сигнал с выхода первого элемента И б поступает на входы шифратора 7 и элемент ИЛИ 8, вызывая появление на выходе шифратора 7 двоичного кода, соответствующего его (К+ 1)-му входу, и на выходе элемента ИЛИ 8 также импульсного сигнала. Код с выхода шифрато- . ра 7 поступает на входы регистров 11, а импульсный сигнал поступает на входы элементов И 13 и на вход распределителя 9 через элемент 16 задержки, время задержки которого выбирается равным или более длительности импульсного сигнала, в результате чего импульсный сигнал проходит на выход первого из элементов И 13 и далее поступает на. вход синхронизации первого из регистров 11. В результате этого в регистр 11 записывается код с выхода шифратора 7 и в соответствии с этим кодом первый из коммутаторов 10 подключает на свой выход информацию, поступающую с (К+1)-го регистра 1. По истечении времени задержки элемента 16 импульсный сигнал поступает на вход распределителя 9 и сдвигает выходную единицу на следующее направление. Под воздействием отрицательного перепада на первом направлении запускаются формирователи 18 и 19 первого блока 15 памяти и производится запись в нулевую ячейку информации, поступающей с выходов пер-. вого коммутатора 10 и первого счетчика 14. По окончании записи в первый блок 15 памяти сигналом "Конец записи" с его выхода производится сброс первого счетчика 14, в блоке 15 памяти состояние счетчика адреса 23 увеличивается на единицу,Если после следующего синхроимпульса (К+2)-ая схема 3 равнозначности также отметит неравенство, то1825774произойдет запись информации в нулевую ячейку второго блока 15 памяти второго счетчика 14 (нулевойкод) и с выхода (К+2)-го входногорегистра 1, а состояние счетчика23 второго блока 15 памяти увеличится на единицу,В случае, если (К+2)-ая и последующГе схемы 3 равнозначности отметят10 равенство кодов, устройство функционирует аналогично описанному ранеес той разницей, что счет числа тактов, в которых сохранялась неизменной входная информация, будет гроиз 15 водится вторым из счетчиков 14.Послетого, как в каком-то такте будет отмечено неравенство кодов, запись информации с выходов регистра 1 и второго счетчика 14 будет произведена20 в нулевую ячейку второго блока .15памяти, и состояние его счетчика 23увеличится на единицу,25ЭО3540 В итоге информация будет записанав следующем порядке: в нулевые, первые, вторые и т.д, ячейки 15 с первого по М-ый последовательно, что обеспечивает логичную организацию режимачтения информации из запоминающегоустройства,В предложенном устройстве количество И каналов обработки входной информации больше частного от деления суммы временизаноса информации врегистр 1, времени С сравнения, времени Г выработки решения о регистра. рЕШции и времени Т записи информации вблок 15 памяти на величину минимального интервала временимежду двумясоседними синхронизирующими сигналами на входе 25, т.е, М С, =++ Ге +Т + Т . Количество канауоврегистрации выбирается большимф,1182577 актор аказ 6112/51ВН писно та СССРтий наб., д,ч 303 иал ППП Патент, г.ужгород, ул гна Составитель Т.Зайцеовальчук Техред Ж.Кастелевич Тираж 5834 Государственного комит делам изобретений и открМосква, Ж, Раушская Корректор Г.Решетник