Полупроводниковое запоминающее устройство

(19) ( 1) ПИСАНИЕ ИЗОБРЕТЕНИ ЬСТ тем, что, с целью расши применения устройства з ния облас чет совме авло соединены с выхо ответствующе равляющий входом устодом соответ го усилвход -еля записи, у дополнительны иства ых- с в твующ 2.сий элем сод -ти чныи ранзист ранзист аит чевых-типа, причем сток на очного транс шиной питк являетсяента и соед г истора р-типа соедиющегонапряжения,ыходом логического е сто лем нен со стоками перлочевых транзисторовоторых соединеныго ключевого транвторого-типа, истоки о стоком трет истора п-типа исток которого и зат" о транзистора р-типа й нулевого потенциаго ключевого транзисется управля 0 щим ы второго и третьего торов и -типа - входалемента,вор нагрузочног соединены с шин ла, затвор первра и -типа явл входом, а затво ключевых .транзи ми логического то ДАРСТВЕННЫЙ НОМИТЕТ СССР М ИЗОБРЕТЕНИЙ И ОТКРЫТКОЙ К АВТОРСКОМУ СВИДЕ 3576022/24-2412.04.8328.02.85. Бюл. Ф 8Б.В.Барашенков и Г.В.П ва ( ) 681.327.66(088.8)(56) 1, МикроЭВМ "Электроника С 5" и их применение. Под ред. В.М.Пролейко. М., "Советское радио", 1980, с. 27-32.2. Горн Л.С., Хазанов Б.И. Элементы микромощных цифровых устройств. М., Атомиздат, 1980, с. 33-37 (прототип).(54)(57) 1. ПОЛУПРОВОДНИКОВОЕ ЗАПОМИНАНВ 1 ЕЕ УСТРОЙСТВО, содержащее матрицу элементов памяти, каждый из которых состоит из статического триггера и двух управляющих элементов, выполненных на транзисторах, дешифратор строк, дешифратор столбцов, усилители записи, ключевые усилиФели, причем затворы транзисторов управляющих элементов каждой строки соединены с выходами дешифратора строк,входы которого являются одними адресными входами устройства, стоки первого и второго транзисторов управляющих элементов каждого столбца соединены с выходами соответствующегоусилителя записи, вход которого является информационным входом устройства, а управляющий вход соединенс соответствующим выходом дешифраторстолбцов, входы которого являютсядругими адресными входами устройствауправляющие входы ключевых усилителей соединены с соответствующими выходами дешифратора столбцов, а выходы являются информационным выходомустройства, о т л и ч а ю щ е е с я р) С 11 С 17/00; С 11 С 11/00 щения функций оперативного и постоянного запоминающих устройств, в неговведены логические элементы и в каждый элемент памяти - два элементасвязи, выполненных на транзисторах,причем стоки первого и второго транзисторов элементов связи соединеныс истоками транзисторов соответствую.щих управляющих элементов, истоки -с соответствующими входами статического триггера, а затворы являютсядополнительным входом устройства,входы каждого логического элементаИзобретение относится к вычислительной технике, а именно к запоминающим устройствам, и может быть использовано при построении микроЗВМ, имеющих в своем составе оперативное и постоянное запоминающее устройства,Известно полупроводниковое запоминающее устройство (ЗУ), содержащее микросхемы оперативного и постоянного ЗУ, каждая из которых содержит накопитель и схемы управления: дешифраторы строк и столбцов и устройство считыванияНедостатком такого ЗУ является аппаратная избыточность схем управ пения и отдельных элементов накопи 1 О теляНаиболее близким к предлагаемому является оперативное запоминающее устройство, содержащее накопитель 20 для хранения оперативной информации, дешифраторы строк и столбцов, блоки записи и считывания 2 .Недостатком устройства является невозможность использования его для25 хранения постоянной информации, что ограничивает область применения ЗУ.Цель изобретения - расширение области применения ЗУ за счет совмещения функций оперативного и посто" З 0 янного запоминающих устройств и обес. печения возможности одновременного хранения независимых оперативной и постоянной информаций в каждом элементе памяти. Поставленная цель достигается тем, что в полупроводниковое запоминающее устройство, содержащее матрицу элементов памяти, каждый из которых состоит из статического триггера 40 и двух управляющих элементов, выполненных на транзисторах, дешифратор строк, дешифратор столбцов, усилители записи, ключевые усилители, причем затворы транзисторов управляющих элементов каждой строки соединены с выходами дешифратора строк, входы которого являются одними адресНыми входами устройства, стоки первого и второго транзисторов управ ляющих элементов каждого столбца соединены с выходами соответствующего усилителя записи, вход которого является информационным входом устройства, а управляющий вход соеди: нен с соответствующим выходом дешифратора столбцов, входы которого яв ляются другими адресными входами устройства, управляющие входы ключевых усилителей соединены с соответствующими выходами дешифратора столбцов, а выходы являются информационным выходом устройства, введены логи. ческие элементы и в каждый элемент памяти - два элемента связи, выполненных на транзисторах, причем стоки первого и второго транзисторов элементов связи соединены с истоками транзисторов соответствующих управляющих элементов, истоки - с соответствующими входами статического триггера, а затворы являются дополнительным входом устройства, входы каждого логического элемента соединены с выходами соответствующего усилителя записи, управляющий входс дополнительным входом устройства а выход - с входом соответствующего ключевого усилителя.При этом каждый логический элемент содержит нагрузочный транзистор Р-типа и три ключевых транзистора п-типа, причем сток нагрузочного транзистора р-типа соединен с шиной питающего напряжения, исток является выходом логического элемента и соединен со стоками первого и второго ключевых транзисторов о -типа, истоки которых соединены со стоком третьего ключевого транзистора и-ти- па, исток которого и затвор нагрузочного транзистора р-типа соединены с шиной нулевого потенциала, затвор первого ключевого транзистора и-типа является управляющим входом, а затворы второго и третьего ключевых транзисторов п-типа - входами логического элемента. На чертеже изображена схема одного разряда предлагаемого запоминающего устройства.Запоминающее устройство содержит матрицу 1 элементов памяти (ЭП) 2, состоящих из статического триггера З первого и второго элементов связи, выполненных на транзисторах 4 и 5, первого и второго управляющих транзисторов б и 7, усилители 8 записи, дешиФратор 9 строк, дешифратор 10 столбцов, логический элемент 11, нагрузочный транзистор 12 логического элемента, первый, второй и третий ключевые транзисторы 13, 14 и 15 логического элемента, ключевой усилитель 16, одни и другие адресные входы 17 и 18, информационный142861 4зисторы 6 и 7 и транзисторы 4 и 5.Второй ключевой транзистор 14 логического элемента 11 открыт сигналом1 111 на входе 2 1 . На выходе логиче ского элемента устанавливается инверсия напряжения на инверсной шинестолбца , и через ключевой усилитель 1 6 выбранного столбца она поступает на информационный выход устрой 0 с тва , 2 О .В режиме считывания постояннойинформации первый и второй тр а нзисторы 4 и 5 ЭП 2 закрыты сигналом"0 "на дополнительном управляющем вхо 15 де 21.Р В Режиме считывания оперативнойинформации состояние шин столбцовопределяется состоянием выбранногоЭП 2, когда открыты управляющие транПри использовании предлагаемогоустройства в однокристалльной мик 3вход 19, информационный выход 20,дополнительный управляющий вход 21.Устройство работает в четырехрежимах: запись, считывание оперативной информации, считывание постоянной информации, хранение информации, Оперативная информация хранится в статическом триггере 3 ЭП.Хранение оперативной информации обеспечивается устойчивостью состояниятриггера 3 при поступлении на негонапряжения питания. Постоянная информация определяется первым и вторым дополнительными транзисторами 4и 5 ЭП 2, Программирование достигается размыканием на стадии изготовления устройства заранее предусмот- Состояние прямой и инверснойренных проводящих перемычек, связышин выбранного столбца и соответстваюших сток - исток этих транзисто- венно сигналов на затворах первогоров. Занесение в ЭП 2 единицы (нуля) 20 и третьего ключевых транзисторов 13информации соответствует наличию и 15 логического элемента 11 опреде(отсутствию) проводящих перемычек ляется отсутствием или наличием перемежду стоком и истоком первого и вто- мычек. При наличии перемычек на широго дополнительных транзисторов 4 нах столбца в момент выборки устанави 5 ЭП 2. Таким образом, и оператив ивается парафазная информация, приная, и постоянная информации хранят- отсутствии перемычек состояние шин ся на одном и том же ЭП 2 независи- столбцов и сигналы на затворах пермо друг от друга, При обращении , вого и тРетьего активных транзисток оперативной информации на допол- Ров 13 и 15 равны высоким потенцианительный управляющий вход 21 уст- лам, определяемым усилителями 8 эа 30ройства подается сигнал 1, а при писи, втоРой ключевой транзисторобращении к постоянной информации - закрыт сигналом "О" на входе 2 1. Присигнал "0". парафазнои,информации на затворахВ режиме записи оперативной ин- первого и третьего ключевых транзисформации на информационный вход 19 торов 13 и 15 логического элемени адресные входы 17 и 18 подается35 та 11 на его выходе образуется сигс гкод числа и код адреса ЭП 2 , в кото - нал 1 , а при равных высоких порый она должна быть записана . тенциалах - сигнал 0", который чеКод адреса поступает в дешифра- рез ключевой усилитель выбранноготор 9 строк и дешифратор 10 столб- столбца поступают на информацион 40цов, происходит выборка строки истолбца в матрице ЭП, при этом управляющие транзисторы 6 и 7 ЭП 2 откры предлагаемом устройстве для ты сигналом "1" на их затворах. выполнения функций хранения как опеВ зависимости от парафазного сигпала Ративнои, так и постоянной информана выходе усилителя 8 записи на пря- ции используются одни и те же элемой и инверсной шинах выбранного, ы памяти. При этом оперативнаястолбца устанавливаются парафазные и постоянная информации не зависят логические сигналы, Транзисторы 4 друг от друга. Это расширяет область и 5 ЭП 2 открыты сигналом "1 и а . применения устройства поскольку50 оноитполнительном управляющем входе 21. одно и то же устРойство с общими Триггер 3 ЭП 2 принимает состояние, схемами Управления (выполненное, на,соответствующее значению информаци пример в виде единой микросхемы)на входе 19. может быть использовано для храненияИ постоянной, и оперативной инфарма 55 ций.1142861 роЭВИ на 10-157 уменьшается площадькристалла, занятая запоминающимиустройствами, за счет использования одних и тех же схем управления для оперативного и постоям- ного ЗУ. Составитель А,Дерюгин едактор И.Рыбченко Техред С.Легеза Корректор Е.Сирохман5 енного комиобретенийРаушскай 4 5 ППП "Патент", г.Ужгород, ул.Проектна Фили 5 Тира ИИПИ Государст по делам и 13035, Иосква, ЖПодписное тета СССР открытий наб, д /