Запоминающее устройство

СОЮЗ СОВЕТСНИХасцелемвтнкРЕСПУБЛИН 09) 011 3159 6 11 С 11 00 ОПИСАНИЕ ИЗОБРЕТЕНИЯ Н ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) 1, Авторское свидетельство СССР И 0 463145,кл. 6 11 С 7/00, 1975,2. Авторское свидетельство СССР Яф 636676,кл. 6 11 С 7/00, 1976 (прототип),(54) (57) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, со.держащее дешифратор, блоки. памяти, адресныевходы которых являются одними из адресныхвходов устройства, а информационные входыподключены к выходам регистрз числа, о тл и ч а ю щ е е с я тем, что, с цельюповышения быстродействия и упрощения устройства, в него введены три триггера, элементзадержки, элемент НЕ, формирователь упрзвляющих сигналов, пять групп элементов И, дваэлемента И и два элемента ИЛИ, причем первые входы первого и второго триггеров являются первым управляющим входом устройства, второй вход первого триггера являетсявторым входом устройства, а его выход соединен с первыми входами элементов И первойгруппы, вторые входы которых подключенык выходам элементов И второй группы, второй вход второго триггера подключен к выходу первого элемента И, первый вход которого соединен с шиной импульсного питзния,второй вход - с первым выходом элементазадержки, вход которого подключен к выходу третьего триггера, первый вход. которого соединен с выходом второго элемента И, а второй вход - с выходом первого элемента ИЛИ, первый вход которого соединен с первым управляющим входом устройства, а второй вход - с вторым выходом элемента мдержки, третий выход которого подключен к первым входам элементов И второй группы, а четвертый и пятый выходы - к входам формирователя управляющих сигналов, выход которого является упрзвляющим выходом устройства и соединен с входом элемента НЕ, выход которого соединен с первым вхо- дом второго элемента И, второй вход которо го является третьим упрзвляющим входом устройства, причем входы дешифратора явля-ются другими адресными входзми устройства, а выходы соединены с вторыми входами эле- ментов И второй группы и с первыми входами элементов И третьей группы, выходы которых соединены с первыми входами зле. ментов И четвертой и пятой групп, вторые входы элементов И четвертой группы подключены к выходу первого триггера, вторые вхо-, ды элементов И пятой группы являются чет. вертим упрзвляющим входом устройства, выход второго триггера соединен с вторыми вхо. дами элементов И третьей группы, входы второго элемента ИЛИ соединены с выходами блоков пзмяти, а выход соединен с вторым входом числового регистра, выходы элемен. тов И первой, четвертой и пятой групп под.ключены к управляющим входам блоков па мяти,,Изобретение относится к вычислительнойтехнике и может быть исйользовано в цифро.вых вычислительных машинах и других вычислительных устройствах,Известно запоминающее устройство, содер.жащее накопитель,. регистр адреса, счетчикадреса, усилитель, дешифратор адреса, регистр числа, схему управления, дополнительныйсчетчик, дополнительные ключевые схемы исхему режима работы. Эго устройство имеет 10несколько более высокое быстродействие посравнению с обычными оперативными запоминающими устройствами за счет непрерывногозаполнения накопителя 11.Однако . в этом устройстве при записи произвольной информации по произвольным адресам и при частой смене режимов выигрышав быстродействии не происходит, а надежностьустройства снижается за счет введения дополнительного счетчика, дополнительных ключевых 20схем и схем режима работы,Наиболее бпизким к изобретению являетсяустройство, содержащее блоки памяти, адресный регистр, связанньв с преобразователемкода адреса, адресные коммутаторы, соединен. 25ные с дешифратором, формирователь признакаготовности, выходные коммутаторы, выходыкоторых являются выходами устройства 121.В известном устройстве при произвольномобмене информацией словами, группами слови отдельными словами повышения быстродействия не происходит и, кроме того, тратится время на формирование признака готовности и выходную коммутацию сигналов.Автоматического переключения режимов работыпамяти в таком устройстве не осуществляется35ине производится совмещения работы режимовразличных блоков путем выполнения раздельно адресных и считывающих операций (причемтакое. совмещение может производиться и в40одном блоке памяти дпя повышения быстродействия), В известном устройстве значительноснижается надежность и повышается мощностьпотребления из-эа одновременной подачи питания на формирователи разрядных токоввсех блоков памяти, Кроме того, устройство45содержит большое количество оборудования вкаждом блоке памяти, что также снижает надежность устройства в целом: Целью изобретения является повышение быстродействия и упрощение устройства,Поставленная цель достигается тем, что в запоминающее устройство, содержащее дешифратор, блоки памяти, адресные входы кото. рых являютсяодними из адрецщх входов 55 устройства, а" информационные входы подключе ны к выходам регистра числа, введены три триггера, элемент задержки, элемент НЕ, формирователь управляющих сигналов, пять группэлементов И, два элемента И и даа элементаИЛИ, причем первые входы первого и второ-го триггеров являются первым управляющимвходом устройства, второй вход первого триг.гера является вторым входом устройства, аего выход соединен с первыми входами злементов И первой группы, вторые входы кото.рых подключены к выходам элементов И второй группы, второй вход второго триггераподключен к выходу первого элемента И,первый вход которого соединен с шиной им;пульного питания, второй вход - с первымвыходом элемента задержки, вход которогоподключен к выходу третьего триггера, первый вход которого соединен с выходом второ.го элемента И, а второй входс выходомпервого элемента ИЛИ, первый вход которо.го соединен с первым управляющим входомустройства, а второй вход - с вторым выходом элемента задержки, третий. выход которого подключен к первым входам йементов И второй группы, а четвертый и пятыйвыходы - к входам формирователя управляющих сигналов, выход которого являетсяуправляющим выходом устройства и входомэлемента НЕ, выход которого соединен спервым входом второго элемента. И, второйвход которого является третьим управляющим входом устройства, причем входы дешифратора являются другими адресными входами устройства, а выходы соединены с вто+рыми входами элементов И второй группыи с первыми входами элементов И третьейгруппы, выходы которых соединены с первыми входами элементов И четвертой и пятойгрупп, вторые входы элементов И чертвертойгруппы подключены к выходу первого триггера, вторые входы элементов И пятой группыявляются четвертым управляющим входомустройства, выход второго триггера соединенс вторыми входами элементов И третьейгруппы, входы второго элемента ИЛИ соедииены с выходами блоков памяти, а выходсоединен с вторым входом числового регистра;выходы элементов И первой, четвертой и пятойгрупп подключены к управляющим входамблоков памяти. На чертеже представлена структурная схема запоминающего устройства.Запоминающее устройство содержит блоки 1 памяти с включенными в них накопителями 2 и формирователями разрядных3 и адресных 4 токов, регистр 5 числа дешифратор б,.пер вый триггер 7, второй триггер 8, третий триггер 9, элемент 10 задержки, элемент НЕ 11, формирователь 12 управляющих сигналов, группы 13-17 элементов И с первой по пятую3 1117первый 18 и второй 9 элементы И и первый20 и второй, 21 элементы ИЛИ,Устройство работает следующим образом.Перед началом работы и началом любогорежима все элементы и узлы устройства устанавливаются в исходное состояние сигналом"Установка 0",В режиме записи на первый триггер 7 по;.ступает сигнал "Запись", который устанавливается в состояние "1"открывая элементы И 1013 и 16 первой и четвертой групп соответственно. После этого поступает на второй эле.мент И 19 импульс "Опрос", который приотсутствии запрещающего сигнала с элементаНЕ 11 устанавливает в состояние "1" третийтриггер 9, выдающий импульс на запускэлемента 10, Длительность импульса опросана выходе третьего триггера 9 определяетсятем же самым импульсом, но задержаннымна определенное время в элементе 1 О задерж.ки и подаваемым на сброс третьего триггера9 через первый элемент ИЛИ 20. Сигнал"Адрес блока" поступает на дешифратор 6, асигнал "Код адреса" поступает одновременнона все блоки 1 памяти. Дешифратор 6 в соответствии с поданным адресом блока выбирает по одному элементу И из второй 14 итретьей 15 групп соответственно, при этомсигнал запуска формирователя 4 адресныхтоков проходит с элемента 10 через соответствующий элемент И 14 второй группы и через,соответствующий элемент И 16 четвертойгруппы на выбранный формирователь 4 адресного тока, заставляя его срабатывать, Одновременно подается сигнал "Импульс питания"на первый элемент И 18 ииьвтульссэлемента 3510 задержки проходит через этот элемент, ус.танавливая в состояние "1" второй триггер 8,разрешающий через соответствующие элементыИ 14 и 13 второй и первой групп соответственно работу формирователей 3 разрядных токов в выбранном блоке, Таким образом, .дающие наибольшее потребление мощностиформирователи разрядных 3 и адресных 4токов работают только в выбранном блоке,а также блокируется подача питания на пред.усилители (не показаны) невыбранных блоков,чем достигается значительное снижеае: общейпотребляемой мощности, В результате в выбранную ячейку выбранного блока 1 памяти записьаается код числа, поступающий на регистр 50:5,а снегона. формирователи 3 разрядныхтоков. На формирователе 12 импульсами сэлемента 10 формируется сигнал "Конец цик 709 4ла", который передается в другие устройства ЦВМ, управляющие работой данного запоминающего устройства, Этот же сигнал запрещает прием новых сигналов "Опрос" до зядошения всех процессов в управляющей части, Однако сигнал "Конец цикла" форми.руется раньше, чем закончены все процессы записи, в результате чего второй элемент И 19 также открывается раньше для приема новых сигналов "Опрос",(до завершения первого цикла записи), Этим самым достигается совмещение циклов ра, боты запоминающего устройства как в режимезаписи, так и в других режимах (в том числе и чередующихся), что значительно увелиЧивает быстродействие запоминающего устройства при его многоцикловой работе,В режиме считывания с гашением сигнал "Считывание" поступает на элементы И 17 пятой группы, разрешая при подаче импульса "Опрос" и запуске третьего триггера 9 прохождение сформированного импульса элемента 10 задержки через выбранный (согласно поданному адресу блока на дешифратор 6) элемент И 15 третьей группы на запуск соответствующего формирователя 4 адресных токов в выбранном блоке 1 памяти. Иэ накопителя 2 этого блока считывается код числа, подаваемый через второй элемент ИЛИ 21 и регистр 5 на выход устройства, а в соответствующую ячейку авто. магически записывается "0"(за исключением контрольных разрядов, куда записывается код 11) .В режиме считывания с регенерацией подается сигнал "Опрос" и устройство работает как и в режиме считывания с гашением. Однако после того, как код числа появится в регистре 5, в такте записи происходит перезапись считанного числа по заданному адресу. Следует отметить, что в режимах считывания с гашением и считывания с регенерацией, как и в режиме записи, производится совмещение различных циклов с помощьюформирователя 12 и элемента НЕ 11 путем болеераннего открывания второго элемента И 19.Таким образом, использование предлагаемогозапоминающего устройства позволяет значителыюподнять быстродействие устройства при его мно.гократном опросе за счет совмещения цикловпри любых режимах работы, сократить колич:ство используемого оборудования в устройстве, состоящем из нескольких блоков и тем самым повысить надежность устройства в целом, уменьшить потребление мощности в результате подачи пита. ния на формирователи разрядных токовтолько выбранного блока