Устройство для функционально-динамического контроля логических схем

/16 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙОПИСАНИЕ ИЗОБРЕТЕНИЯ 24 о-исследовательмеханики науч ктр во СССР971.СССР979 е св 06 Р детельс11/00,тельств11/26,ви6(54)(57)НО-ДИНСХЕМ, сосчетчикпричем внен с вхного ансчетчика АЛС УСТРОЙСТВО ДЛЯ ФУНКЦИО АМИЧЕСКОГО КОНТРОЛЯ ЛОГИЧ держащее генератор такт и сигнатурный анализато ыход генератора тактов одом синхронизации сиги ализатора и со счетным в о т л и ч а ю щ е е с(71) Всесоюзныйский институт эл(прототип). тем, что, с целью повышения полноты контроля, в него введены элемент задержки, формирователь импульса, первый и второй регистры, причем выход генератора тактов соединен через элемент задержки с входом формирователя импульса, выход которого соединен с входами разрешения записи первого и второго регистров, выходы счетчика соединены соответственно с информационными входами первого регистра, выходы которого соединены с соответствующими входами контролируемой логической схемы, выходы контролируемой логической схемы соединены с информационными входами второго регист- р ра, выходы которого соединены с информационными входами сигнатурного анализатора, старт-стопный вход сигнатурного анализатора соединен с выходом старшего разряда счетчика.1 1108Изобретение относится к автоматике и вычислительной технике и может быть использовано для входного и выходного контроля логических микросхем,Известно устройство для контроля5 схем цифровых вычислительных машин, содержащее анализируемую схему, блок ввода, регистр задания, блок управления, блок сравнения, блок индикации, преобразователь, блок эталонов и компаратор-.преобразователь 111.Недостатком этого устройства является высокая стоимость, сложность, ограниченная область применения, невысокая достоверность регистрации15 выходных реакций, отсуствие возможности динамического контроля.Наиболее близким по технической сущности к изобретению является устройство для функционально-парамет 20 рического контроля логических элементов, содержащее сигнатурный анализатор и последовательно соединенные генератор, первый счетчик и коммутатор-преобразователь, мультиплексор, второй счетчик и дешифратор, входами и выходами подключенный через коммутатор-преобразователь к соответствующим выходам первого счетчика и входам контролируемого логического эле 30 мента соответственно, информационный вход сигнатурного анализатора подключен к выходам контролируемого логического элемента через последовательно соединенные коммутатор-преобразователь и мультиплексор, адресные входы которого через коммутатор-преобразователь соединены с выходами второго счетчика, счетный вход которого через коммутатор-преобразователь подключен к выходу старшего разряда первого счетчика 2 3.Недостатком известного устройства является отсутствие воэможности обеспечения наряду с функциональным контролем контроля динамического, поскольку в данном устройстве фронт синхросигнала запускает переключение счетчика-стимулятора, а срез синхросигнала осуществляет прием информации в сигнатурный анализатор непо средственно с выхода контролируемой логической схемы. Время установления счетчика-стимулятора достаточно велико - во всяком случае превышает время динамического срабатывания контролируемой логической схемы. Время срабатывания сигнатурного анализатора также достаточно велико (в указанном 453 3смысле), так что длительность синхросигнала в данном устройстве должнавыбираться заведомо значительно большей времени срабатывания контролируемого элемента, что не позволяетконтролировать его динамические параметры, т.е. время переключения, кольскоро оно заведомо меньше времениустановления счетчика-стимулятораи сигнатурного анализатора.Целью изобретения является повышение полноты контроля за счет совмещения во времени функциональногои динамического контроля.Поставленная цель достигается тем,что в устройство для функциональнодинамического контроля логическихсхем, содержащее генератор тактов,счетчик и сигнатурный анализатор,причем выход генератора тактов соединен с входом синхронизации сигнатурного анализатора и со счетным входомсчетчика, введены элемент задержки,формирователь импульса, первый и второй регистры, причем выход генератора тактов соединен через элементзадержки с входом формирователя импульса, выход которого соединен свходами разрешения записи первогои второго регистров, выходы счетчикасоединены соответственно с информационными входами первого регистра,выходы которого соединены с соответствующими входами контролируемой логической схемы, выходы контролируемойлогической схемы соединены с информационными входами второго регистра,выходы которого соединены с информационными входами сигнатурного анализатора, старт-стопный вход сигнатурного анализатора соединен с выходомстаршего разряда счетчика.На фиг. 1 приведена блок-схемапредлагаемого устройства; на фиг, 2временная диаграмма его.работы.Устройство содержит генератортактов, счетчик 2, элемент 3 задержки, первый и второй регистры 4, 5,контролируемую логическую схему 6,формирователь 7 импульса и сигнатурный анализатор 8.Устройство работает следующимобразом.При контроле с помощью данногоустройства конкретной логической схемы .б ее входы подключаются (черезмонтажные приспособления) к регистру 4, а выходы - к регистру 5. Передний фронт сигнала генератора 1 тактовзапускает переключение счетчика 2 и одновременно - элемент 3 задержки. Длительность этой задержки выбирается такой, чтобы перекрыть с некоторым запасом длительность переходных про цессов переключения всех каскадов счетчика 2. При обеспечении указанного перекрытия стабильность работы элемента 3 задержки значения не имеет. Выходной сигнал элемента задержки запускает формирователь 7 импульса, длительность измерительного импульса которого устанавливается в соответствии с нормой длительности задержки выходного сигнала контроли руемой логической схемы 6 с учетом известной задержки переключения выходов регистра 4, который выполняется на быстродействующих триггерных элементах с тем, чтобы упростить20 схему формирователя 7 импульса. Фронт измерительного импульса осуществляет синхронный прием выходных сигналов счетчика 2 в регистр 4, выходные сигналы которого подаются на входы 25 контролируемой логической схемы 6, Срез измерительного импульса осуществляет прием выходных сигналов- реакций контролируемой логической схемы б в регистр 5. Если динами ческие параметры контролируемой логической схемы 6 не превышают норму, в соответствии с которой установлена длительность измерительного импульса формирователя 7, то получаемые в дан ном такте контроля "верные" выходные реакции контролируемой логической схемы принимаются в регистр 5 и запоминаются в нем. Если же динамические параметры контролируемой логической 40 схемы превышают норму, в соответствии с которой установлена длительность измерительного импульса, то в данном такте контроля принимаются в регистр 5 "неверные" выходные реакцииконтролируемой логической схемы 6.Коль скоро по окончании действия среза измерительного импульса приемв регистр 5 запрещен, появившиесявыходные сигналы контролируемой логической схемы в регистре 5 не фиксируются. Поэтому состояние регистра 5в данном случае не соответствует выходной реакции исправной в отношениидинамических параметров логическойсхемы 6. Состояние регистра 5 подается на информационные входы сигнатурного анализатора 8. Старт-стопныйвход сигнатурного анализатора управляется последним используемым разрядом счетчика 2. Синхровход сигнатурного анализатора 8 управляется задним фронтом синхросигнала генератора 1 тактов, так что длительностьсинхросигнала с точки зрения динамического контроля особого значенияне имеет, коль скоро фиксация временной реакции контролируемой логическойсхемы имела место по заднему фронтуизмерительного импульса формирователя 7. Таким же образом реализуется динамический контроль логической схемы 6 в каждом такте тестовой процедуры, которая при заданном переборе состояний счетчика 2 реализует и заданный функциональный контроль логической схемы аналогично тому, как это реализуется в прототипе, однако в данном случае осуществляется совмещение динамического и функционального контроля на общем оборудовании в од. но и то же время, что обеспечиваетповышение полноты контроля логической схемы.ЗпуненазаФэбгц Ю ОереклвиенцеСююцчма Яен б уеьоар ч сосяоянця сцеяцикаг8 аюмдигдуемой РереЕ 7 аменцецслраеной юиеролируе моиюгцц, сяенм Ю г.2 Составитель З.МоисеенкРедактор С.Тимохина Техред О,Неце Шароши рре каз 5866/35 ВНИИПИ Го ло 113035, Москваное иал ППП "Патент", г,уагород, ул.Проектная,ф.рнцрой/явьигюульса 7 ираж 699 Подпи дарственного комитета СССР лам изобретений и открытий Ж, Раушская наб., д. 4/5 Феревюуаюсацслрабноц