Устройство для прямого и обратного преобразования кода системы остаточных классов в двоичный код
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Текст
СОЮЗ СОВЕТСНИХнекии есиикРЕСПУБЛИН 9006 У ЕНИЯ соединеныщих ревегруппы,соединеныма, единрого явл ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССПО ДЕЛАМ ИЗОЬРЕТЕНИЙ И ОТНРЫТИОПИСАНИЕ ИЗ АВТОРСКОМУ СВИДЕТЕЛЬСТ(56) 1. Авторское свидетельство СССР 9 574714,. кл, С 06 Р 5/00, 1976.2. Авторское свидетельство СССР Р 756401, кл. С 06 Р 5/02, 1976, (прототип)(54)(57) УСТРОЙСТВО ДЛЯ ПРЯИОГО И ОБРАТНОГО ПРЕОБРАЗОВАНИЯ КОДА СИСТЕИЫ ОСТАТОЧНЫХ КЛАССОВ В ДВОИЧНЫЙ КОД, содержащее группу реверсивных счетчиков по модулю, группу дешифраторов нуля, двоичный реверсивный счетчик, дешифратор нуля, переключатель, триггер режима, управляющий триггер, элемент И-НЕ, первый вход .которого соединен с выходом управляющего триггера, нулевой вход которого соединен с выходом переключателя, первый и второй входы которого соединены соответственно с выходом дешифратора нуля и элементом И, входы которого соединены с выходами дешифраторов нуля груп+ пы, информационные входы которыхс выходами соответствуюрсивных счетчиков по модулюуправляющие входы которыхс выходом триггера режиичный и нулевой входы котояются соответственно пер- вым и вторым управляющими входами устройства, тактовый вход и вход,80.1 О 5254 А пуска которого соединены .соответственно .с вторым входом элемента И-НЕ и единичным входом управляя.;его триггера; выхОд триггера режима соединен с управляющим входом двоично:го реверсивного счетчика, группа выходов иэ щ разрядов которого соединена с информационными входами дешифратора нуля, где щ удовлетворяет условию Рк 4 2 2 Р, а Р - вели чина меньшего модуля в системе остаточных классов, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, в него введены два элемента ИЛИ-НЕ и схема сравнения, причем выход элемента И-НЕ соединен с первыми входами первогоиЯ и второго элементов ИЛИ-НЕ, выходы которых соединены соответственно с первыми и вторыми счетными входами двоичного реверсивного счетчика и реверсивных счетчиков по модулю груп пы, второй вход второго элемента Я . ИЛИ-НЕ соединен с выходом первого элемента ИЛИ-НЕ, второй вход которо- ффго соединен с выходом дешифратора нуля. меньшего модуля в системе оста точных классов группы, управляющий 4 вход которого соединен с выходом триггера режима и управляющим входом схем сравнения, информационные Ы входы которой соединены с выходаьв Я двоичного реверсивного счетчика, ау выход схемы сравнения соединен с тре вфла тьим входом второго элемента ИЛИ-НЕ" и с управляющим входом дешифратора нуля.Изобретение относйтся к вычислительной технике и может быть использовано в цифровых вычислительных устройствах для перевода чисел из двоичной позиционной системз счис ления в .систему остаточных классов 5 (СОК) и обратно.Известно устройство для прямого и обратного преобразования чисел из кода системы остаточных классов в двоичный код, содержащее прием ные регистры, накапливающие счетчики, суммирующие по модулю счетчики, коммутирующие элементы Г 13Недостаток данного устройства заключается в значительном объеме оборудования, предназначенного для преобразования чисел.Наиболее близким по технической сущности к предлагаемому устройству является устройство для прямого и обратного преобразования кода системы остаточных классов в двоичный код, содержащее группу реверсивных счетчиков, два элемента И, первый триггер и переключатель, причем единичный выход первого триггера подключенк первому входу первого элемента И, второй .вход которого соединен с так-, товым входом устройства, а выход подключен к входам счетчиков,:выход второго элемента И подключен к перво-З 0му входу переключателя, выход которого соединен с нулевым входом первого триггера, единичный выход которого соединен с входом пуска устройства, второй триггер и группу 35дешифраторов нуля, входы которых соединены с выходами соответствующихреверсивных счетчиков группы, выходы дешифраторов нуля группы подключены к входам второго элемента И, а 40выход (и+1)-го дешифратора, нуля,где и - число оснований в системеостаточных классов, соединен с вторым входом переключателя, нулевой иединичный входы второго триггера 45подключены к первому и второму управляющим входам устройства соответственно, нулевой выход второго триггера подключен к входу управлениясложением и первых реверсивных счетчиков группы и входу управления вычитанием (и+1)-го реверсивного счетчика, единичный выход второго триггера подключен к входу управлениявычитанием л первых реверсивныхсчетчиков группы и входу управлениясложением (и+1)-го реверсивного счет.чика 123Недостатком известного устройства является сравнительно низкое быстродействие. 60Целью изобретения является повышение быстродействия устройства припрямом и обратном преобразованиикоца системы остаточных классов вдвоичный код, 65 Поставленная цель достигается тем, что в устройство, содержащее группу реверсивных счетчиков по модулю, группу дешифраторов нуля, двоичный реверсивный счетчик, дешифратор нуля переключатель, триггер режима, управляющий триггер, элемент И-ЙЕ, первый вход которого соединен с выходом управляющего триггера, нулевой вход которого соединен с выходом переключателя, первый и второй входы которого соединены соответственно с выходом дешифратора нуля и элементом И, входы которого соединены с выходами дешифраторов нуля группы, информационные входы которых соединены с выходами соответствующих реверсивных счетчиков по модулю группы, управляющие входы которых соединены с выходом триггера режима, единичнйй и нулевой входы которого являются соответственно первым и вторым управляющими входами устройства, тактовый вход и вход пуска которого соединены соответственно с вторым входом элемента И-НЕ и единичным входом управляющего триггера, выход триггера режима соединен с управляющим входом двоичного реверсивного счетчика, группа выходов из щ разрядов которого соединена с информационными входами дешифратора нуля, где щ удовлетворяет условию Рк 2 2 Р, а Рк - величина меньшего модуля в системе остаточных классов, дополнительно введены два элемента ИЛИ-НЕ и схема сравнения, причем выход элемента И-НЕ соединен с первыми входами первого и второго элементов ИЛИ-НЕ выходы которых соединены соответственно с.первыми и вторыми счетными входами двоичного реверсивного счетчика и реверсивных счетчиков по модулю группы, второй вход второго элемента ИЛИ-НЕ соединен с выходом первого элемента ИЛИ-НЕ, второй вход которого соединен с выходом дешифратора нуля меньшего модуля в систе" ме остаточных классов группы, управляющий вход которого соединен с выходом триггера режима и управляющим входом схемы сравнения, информационные входы которой соединены с выходами двоичного реверсивного счетчика, а выход схемы сравнения соединен с третьим входом второго элемента ИЛИ-НЕ .и с управляющим входом дешифратора нуля.На чертеже приведена блок-схема предлагаемого устройства.Устройство содержит триггер 1 режима, двоичный реверсивный счетчик 2, группу реверсивных счетчиков 3 по модулю, группу дешифраторов 4 нуля, переключатель 5, управляющий триггер .6, элемент И-НЕ 7, элемент И 8, элементы ИЛИ-НЕ 9 и 10, схему 11сравнения, дешифратор 12 нуля, вход 13 пуска, первый и второй управляющие входы 14 и 15 устройства, тактовый вход 16.Предлагаемое устройство работает следующим образом.Первый управляющий вход 14, сигнал на который подается при преобразовании числа из двоичного кода р код СОК, подключен к единичному входу триггера 1. Сигнал, пришедший на первый управляющий вход, переключает триггер 1 в единичное состояние, и сигнал с его выхода подготавливает двоичный реверсивный счетчик 2 к работе в режиме "Вычитание", счетчики 3 - к работе в режиме иСложение", а дешифратор 4 к устанавливает в нулевое состоя нйе. Преобразуемое число в двоичном коде записано в счетчике 2, счетчики 3 обнулены. Сигнал, приходящий на вход 13 пуска, устанавливает триггер б в единичное состояние, сигналом с единичного выхода которого открывается элемент И-НЕ 7 по первому входу, на второй вход которого поступаюттактовые импульсы.Нулевой сигнал с выхода дешифратора 4 к нуля поступает на второй вход элемента ИЛИ-НЕ 9. Если содержимое счетчика 2 больше или равно величине наименьшего модуля кода СОК РК, то единичный сигнал с выхода схемы 11 сравнения, пройдя через третий вход элемента ИЛИ-НЕ 9, устанавливает на выходе элемента ИЛИ-НЕ 9 нулевой сигнал, который подается на вход элемента ИЛИ-НЕ 10. . По тактовому сигналу, прошедшему через элемент И-НЕ 7, на входе элемента ИЛИ-НЕ 10 устанавливается нулевой сигнал. При этом по единичному сигналу с выхода элемента ИЛИ-НЕ 10 происходит постепенное вычитание величины Рк в счетчике 2 и сложение с величиной Рк в счетчи" ках 3. Когда содержимое счетчика 2 станет меньше величины Р, на выходе схемы 11 сравнения будет нулевой сигнал, что, в свою очередь, вызывает, при наличии тактового импульса, единичный сигнал на выходе элемента ИЛИ-НЕ 9 и нулевой сигнал на выходе элемента ИЛИ-НЕ 10. По единичному сигналу с выхода элемента ИЛИ-НЕ 9 происходит постепенное вычитание по единице в счетчике 2 и сложение с единицей в счетчиках 3. В момент обнуления счетчика 2 срабатывает дешифратор 12 нуля, сигнал с выхода которого, пройдя через переключатель 5, переводит триггер б в нулевое состояние. При этом прекращается поступление тактовых импульсов через элементы И-НЕ 7,ИЛИ-НЕ 9 и 10. В счетчиках 3 заре 40 50 Предлагаемое устройство обладаетбольшим быстродействием, чем известное, так как в нем прямое и обрат ное преобразование чисел из кода б 5 5 10 15 20 25 30 35 гистрирован код СОК, соответствующий двоичному коду, первоначально записанному в счетчике 2,Второй управляющий вход 15 при преобразовании числа из кода СОК в двоичный код подключен к нулевому входу триггера 1, сигнал с выхода которого устанавливает схему 11 сравнения в нулевое состояние и подготавливает счетчик 2 к работе в режиме "Сложение", а счетчик 3- к работе в режиме "Вычитание,". Преобразуемое число в коде СОК записано в счетчики 3, счетчик 2 обнулен. По сигналу пуска триггер б устанавливается в единичное состояние и сигналом с единичного выхода открывает элемент И-НЕ 7, на другой вход которого поступают тактовые импульсы. Нулевой сигнал с выхода схемы 11 сравнения поступает на третий вход элемента ИЛИ-НЕ 9. Если содержимое счетчика 3 не равно нулю, то нулевой сигйал с выхода дешифратора 4 нуля поступает на второй вход элемента ИЛИ-НЕ 9. По тактовому сигналу, прошедшему через элемент И-НЕ 7, на выходе элемента ИЛИ-НЕ 9 устанавливается единичный сигнал, по которому происходит постепенное сложение с единицей в счетчике 2 и вычитание по единице в счетчиках 3. В момент обнуления счетчика 3 на вход элемента ИЛИ-НЕ 9 сКвыхода дешифратора 4 нуля подается единичный сигнал, а йа выходе ИЛИ-НЕ 9 появляется нулевой сигнал, который поступает на вход элемента ИЛИ-НЕ 10. По тактовому сигналу, прошедшему через элемент И-НЕ 7, на выходе элемента ИЛИ-НЕ 10 устанавливаетсяединичный сигнал, по которому происходит постепенное сложение содержимого счетчика 2 с величиной Рк ивычитание величины Рк из счетчиков3. В момент обнуления всех счетчиков3 срабатывают дешифраторы 4 , 44 п, нуля, сигналы с выходов ко"торых, поступая на входы элемента И 8, вырабатывают на его выходесигнал, который, пройдя через переключатель 5 на нулевой вход триггера б, переводит его в нулевое состояние и прекращает тем самым поступление тактовых импульсов на входы счетчиков 2 и 3 через элементы И-НЕ 7, ИЛИ-НЕ 9 и 10. В счетчике2 при этом регистрируется двоичныйкод преобразованного числа. СОК в двоичный код происходит заБ тактовых импульсов, где Б - преобразуемое число в двоичном коде,а в предлагаемом устройстве аналогичное преобразование происходит1075254 Составитель М. Аршавскийедактор Р. Цицика Техред О,Неце Корректор А. Тяско лиал ППП "Патент", г. Ужгород, ул. Проектная,не более чем заГ+ Р - 1 тактов, где Р - наименьший модуль в коде СОК, , 3 " целое число.к 3 каз 499/42Тираж б 9 ВНИИПИ Государственного по делам изобретений 113035, Москва, Ж, РаушПри этом увеличение состава оборудования по сравнению с известным устройством незначитель ное. Подписноекомитета СССРи открытийкая наб., д. 4/5
СмотретьЗаявка
3530250, 29.12.1982
ВОЕННЫЙ ИНЖЕНЕРНЫЙ КРАСНОЗНАМЕННЫЙ ИНСТИТУТ ИМ. А. Ф. МОЖАЙСКОГО
ПРОКОПЬЕВ ПАВЕЛ ЛАРИОНОВИЧ, ИВАНЧЕНКО ВЛАДИМИР АНАТОЛЬЕВИЧ, ЩЕЧКИН АЛЕКСАНДР ДЕНИСОВИЧ
МПК / Метки
МПК: G06F 5/02
Метки: двоичный, классов, код, кода, обратного, остаточных, преобразования, прямого, системы
Опубликовано: 23.02.1984
Код ссылки
<a href="https://patents.su/4-1075254-ustrojjstvo-dlya-pryamogo-i-obratnogo-preobrazovaniya-koda-sistemy-ostatochnykh-klassov-v-dvoichnyjj-kod.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для прямого и обратного преобразования кода системы остаточных классов в двоичный код</a>
Предыдущий патент: Преобразователь параллельного кода в последовательный
Следующий патент: Преобразователь параллельного двоичного кода в число импульсный код
Случайный патент: Устройство для контроля блоков памяти