Программируемая запоминающая матрица

ОП ИСАНИЕ вюн 44ИЗОБРЕТЕН ИЯ Союз СоветскихСоциапистическихРеспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУОпубликовано 07. 03. 83.Бюллетень9 Дата опубликования описания 07 03.83 по делам изобретений и юткрытий(72) Авторизобретения И.Г,Лемберский Институт электроники и вычислительной Техники АН Латвийской ССР( 54 ) ПРОГРАММИРУЕМАЯ ЗАПОМИНАЮЦАЯ МАТРИЦА 1Изобретение относится к запоминающим устройствам.Известны программируемые запоминающие матрицы.Одно из известных устройств содержит дешифратор и матрицу запоминающих МОП-транзисторов Г 1 3 ..дНедостаток этого устройства - низкое быстродействие,Наиболее близким к предлагаемому является программируемая логическая матрица, содердащая блок входных инверторов, и-разрядный дешифратор и а-разрядную матрицу МОП-транзисторов с промежуточными шинами и ортогональными выходными шинами, причем между. каждой парой промежуточных шин и каждой парой выходных шин расположены шины нулевого потенциала 2 . Недостатком известного устройства является большое количество шин нулевого потенциала. Цель изобретения - упрощение про-граммируемой логической матрицы. Поставленная цель достигается тем,что в программируемую запоминающую матрицу, содержащую дешифрирующие и выходные транзисторы, группу нагрузочных транзисторов и группу инвертирующих транзисторов, затворы которых являются информационными входами 1 о матрицы и соединены с затворами однихиз дешифрирующих транзисторов, причем истоки инвертирующих транзисторов группы подключены к шине нулевого потенциала, а стоки соединены с 15 затворами других дешифрирующих транзисторов и истоками нагрузочных транзисторов группы, стоки и затворы которых подключены к шине питания, стоки дешифрирующих транзисторов и затворы выходных транзисторов соединены с промежуточными шинами матрицы, стоки одних из выходных транзисторов подключены к нечетным выходным шинам3 10031 матрицы, а стоки других выходных тран. зисторов - к четным выходным шинам матрицы, введены инвертирующий и нагрузочный транзисторы, причем сток инвертирующего транзистора соединен с входами четных выходных шин, исто. ками одних иэ выходных транзисторов и истоком нагрузочного транзистора, затвор и сток которого подключены к шине питания, исток инвертирующего е транзистора соединен с шиной нулевого потенциала, затвор инвертирующего транзистора является тактирующим входом матрицы и соединен с входами нечетных выходных шин и истоками )3 других выходных транзисторов, истоки одних из дешифрирующих транзисторов подключены к стокам инвертирующих транзисторов группы, а истоки других дешифрирующих транзисторов - к эатво рам инвертирующих транзисторов группы,На чертеже представлена принципиальная схема предлагаемого устройства.Устройство содержит дешифрирующее МОП-транзисторы 1, группу инвертирующих МОП-транзисторов 2, На чертеже обозначены информационные входы 3 матрицы, промежуточные шины 4, выходные шины 5. Устройство содержит также инвертирующий МОП-транзистор 6, Зф нагрузочный МОП-транзистор 7, группу нагрузочных МОП-транзисторов 8 и выходные транзисторы 9. На чертеже обозначены также тактирующий вход 10 матрицы и шина 11 питания. 35Программируемая запоминающая матрица работает следующим образом,На входы 3 подают входное слово, в результате чего все транзисторы стоки которых подключены к запрограммированной на данное слово шине 4, запираются и нэ выходе этой шины 4 устанавливается сигнал "1", После этого на тактирующий вход 10 подается сигнал "1", При этом на выходе каждойнечетной из шин 5 появляется сигнал "0", если на пересечении этой шины 5 и выбранной шины 4 включен транзистор 9, сток которого соединен с данной шиной 5, сигнал "1" - в противном случае, На выходах всех четных шин 5 устанавливается сигнал "0". Затем значение тактирующего сигнала изменяется с "1" на "0", и на выходе каждой четной иэ шин 5 появляется сигнал "0", если на ее пересечении с выбрзнной шиной 4 включен транзистор 9, сток которого соединен с дан 44 фюной шиной 5, и сигнал "1." - в противном случае, Таким образом, считывание информации осуществляется за два такта: в первом такте информация снимается с нечетных шин 5, а во втором такте - с четных шин 5.Технико-экономическое преимущество предлагаемой программирующей запоминающей матрицы заключается в ее более высоком быстродействии по сравнению с прототипом.формула изобретенияПрограммируемая запоминающая матрица, содержащая дешифрирующие и выходные транзисторы, группу нагрузочных транзисторов и группу инвертирующих транзисторов, затворы которых являются информационными входами матрицы и соединены с затворами одних из дешифрирующих транзисторов, причем истоки инвертирующих транзисторов группы подключены к шине нулевого потенциала, а стоки соединены с затворами других дешифрирующих транзисторов и истоками нагрузочных транзисторов группы, стоки и затворы которых подключены к шине питания, стоки дешифрирующих транзисторов и затворы выходных транзисторов соединены с промежуточными шинами матрицы, стоки одних из выходных транзисторов подключены к нечетным выходным шинам матрицы, а стоки других выходных транзисторов - к четным выходным шинам матрицы, о т л и ч а ю щ а я с я тем, что, с целью упрощения программируемой запоминающей матрицы, в нее введены инвертирующий и нагрузочный транзисторы, причем сток инвертирующего транзистора соединен с входами четных выходных шин, истоками одних иэ выходных транзисторов и истоком нагрузочного транзистора, затвор и сток которого подключены к шине питания, исток инвертирующего транзистора соединен с шиной нулевого потенциала, затвор инвертирующего транзистора является тактирующим входом матрицы и соединен с входами нечетных выходных шин и истоками других выходных транзисторов, истоки одних из дешифрирующих транзисторов подключены к стокам инвертирующих транзисторов группы, а истоки других дешифрируюших транзисто5 , 1003144ров - к затворам инвертирующих тран-;зисторов группы. Т Источники информации,принятые во внимание при экспертизе6 1, Авторское свидетельство СССР 739651, кл. О 11 С 15/04, 1976. 2. Электронная техника. Сер. 3,"Микроэлектроника", 1979, вып. 5,5 (53), с. 22-26 (прототип),1063144 Составитель Т.ЗайцеваТехред И. Коштура, Корректор И,Шароши актор Н.Кеше каз 1525/35 Тираж 592 Подпи ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Иосква, Ж, Раушская наб., д.