Буферное запоминающее устройство

Союз СоветскихСоциалистическихРеспублик ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(53) УДК 681. 327,6(088 8) во делам иэобретеиий н открытий(54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО 1Изобретение относится к цифровой вычислительной технике и может быть использовано в аппаратуре передачи дискретной информации и в вычислитель ной технике для сопряжения устройств, .обладающих различным быстродействием,Известно буферное запоминающее устройство ЗУ ), содержащее регистры данных, вентили записи в регистры и управляющие схемы записи в регистры, выполненные на основе триггеров и элементов совпадения, в которых запись данных в ЗУ и перезапись данных внутри ЗУ осуществляется импульсами, вырабатываемыми тактируемой управляющей схемой 1 3 Недостатком этого устройства является необходимость внешнего источника тактовых импульсов, а также сложность схеиного решения иэ-за большого коли 20 чества элементов. Кроме того, в укаэанных устройствах наблюдается иска-, жение считываемой информации при асинхронной работе подключенного к буФерному ЗУ.Наиболее близким по технической сущности к предлагаемому является буферное ЗУ магазинного типа, содержащее ряд кодовых регистров, соединенных между собой последовательно в каждом разряде, шины сигнала записи, сигнала контроля записи числа, сигнала отброса, сигнала стирания записи, сигнала контроля наличия числа и шины для наращивания устройства, причем информационные входы первого регистра подключены к информационным входам, а информационные выходы последнего кодового регистра - к выходам буферного ЗУ. Каждый регистр имеет схему управления выполненную йа элементе И-НЕ и триггере, единичный вход которого соединен с управляющими входами данного регистра и входом данного элемента И-НЕ, а нулевой вход триггера соединен с выходом того же элементаИ-НЕ. К другим трем входам элемента (И-НЕ подключены так же единичный вы-.,ход.данного триггера, нулевой выходпоследующего триггера и выход после.дующего элемента И-НЕ Управляющиевходы первого регистра подключены кшине записи, Нулевой выход триггерав схеме управления первым регистромподключен к шине контролязаписи числа,выход элемента И-НЕ всхеме управления пос.педним регистром подклюцен к шине сигнала контроля наличия числа 23 .Недостатком известного устройства является низкое быстродействиеустройства, вызванное запретом поразрядной переписи информации в запоминающем устройстве до оконцания сигнала стирания записи. Цель изобретения - повышение быст- вродействия устройства.Поставленная цель достигается тем,что в буферное запоминающее устройст; во, содержащее последовательно соединенные регистры, входы первого из которых являются информационными входами устройства, выходы каждого из. регистров подклюцены к информационным входам последующего регистра, а вь 1 ходы последнего регистра являются информационными выходами устройства, последовательно соединенные через элементы. И-НЕ триггеры, первый выходкаждого из которых подключен к. первомувходу соответствующего элемента И-НЕ, З выход каждого из элементов И-НЕ подключен к первому входу последующеготриггера, к управляющему входу соответствующего регистра, к первому входу последующего элемента И-НЕ, к второму входу предыдущего триггера и квторому входу предыдущего элементаИ-НЕ, первый выход каждого триггера подключен к третьему входу последующего элемента И-НЕ, второй выход каждого триггера, кроме последнего, подключен к четвертому входу предыдущегоэлемента И-НЕ, первый и второй входы и второй выход первого триггера, второй и четвертый входы и выход последнего элемента И-НЕ являются соответствующими управляющими входами и выходами устройства, введены дополнительный триггер и элемент И-ИЛИ-НЕ, первый вход которого подключен к выходудополнительного триггера, первый входдополнительного триггера подключен квторому выходу последнего триггера,второй вход триггера подключен к второму и третьему входам элемента И-ИЛИНЕ и является соответствующим управляющим входом устройства, четвертый .вход элемента И-ИЛИ-НЕ подклюцен к выходу последнего элемента И-НЕ, выход элемента И-ИЛИ-НЕ подключен к второму входу послеДнего триггера и к второму входу предыдущего элемента И-НЕ.Быстродействие устройства повышается в результате того, что после считывания информации из буферного запоминающего устройства новая информация переписывается в последний регистрдо окончания сигнала стирания записи в нем, а дополнительный триггер с схемой И-ИЛИ-НЕ обеспечивает сохранность информации, заново записанной в последний регистр устройства.На чертеже изображена функциональная схема предлагаемого буферного ЗУ,Устройство содержит регистры 1-1 п, каждый из которых. выполнен на триггерах 2 -Р , триггеры 3 схем управления регистрами, элементы. И-НЕ 4, дополнительный триггер 5, элементИ"ИЛИ-НЕ б, .управляющий выход 7 записи числа, управляющий вход 8 записи, информационные входы устройства 91-9 , управляющий вход 10 сброса, . управляющий вход 11 сигнала стирания записи, управляющие входы 12-14 для наращивания устройства, управляющий выход 15 сигнала контроля наличия цисла, информационные выходы 16 -16, устройства. Устройство работает следующим образом.При поступлении сигнала записи на вход 8 записи в первый регистр 1 производится запись информации, одновременно срабатывает триггер 3 схемыуправления первого регистра и сигналс его единичного выхода разблокируетпервый элемент И-НЕ 4. Сигнал, появившийся на выходе первого элемента И-НЕразрешает перезапись информации во второй регистр 12, так же происходит срабатывание второго триггера 3, возврат в исходное состояние первого триггера 21 и блокировка второго элемента И-НЕ 4. Сигналы на единичном выходе первого триггера 2 и на ну.- левом выходе второго триггера блокируют первый элемент И-НЕ 4 и согнал перезаписи информации во второй регистр 1 заканчивается, при этом раз5 1 ОО 31 блокируется второй элемент И-НЕ сигнал на выходе которого разрешает перезапись информации в третий ре гистр 1 з, Таким образом, осуществляется последовательный сдвиг информации, поступившей в запоминающее уст. ройство, до регистра, элемент И-НЕ 4 схемы управления которого заблокирован сигналом с нулевого выхода триггера схемы управления следующего регистра. После окончания сигнала перезаписи информации в последний регистр 1 п и при наличии сигналов на входах12 и 13 триггер схемы управления последнего регистра возвращается в ис.- ходное состояние сигналом с выхода элемента И-ИЛИ-НЕ 6, на инверсный вход которого поступает сигнал с выхода последнего элемента И-НЕ 4 После считывания информации из, последнего кодового регистра подается сигнал на вход 11 стирания записи, который блокирует второй вентиль и открывает первый вентиль элемента И-ИЛИ-НЕ 6 и поступает на единичный вход допол-нительного триггера 5 схемы сброса, оставляя его в исходном состоянии.Сигнал с выхода элемента И-ИЛИ-НЕвозвращает триггер последней схемы управления в ис,;одное состояние и блокирует предпоследний элемент И-НЕ 4, сигнал с нулевого выхода триггера 3 опрокидывает триггер схемы сброса в единичное состояние. блокируя тем самым первый вентиль эле- ззмента И-ИЛИ-НЕ 6, и подает разрешающий сигнал на первый вход предпоследнсго элемента И-НЕ 4. Сигнал на выходе элемента И-ИЛИ-НЕ 6 заканчивается,разблокируя элемент И-НЕ схемы управления предпоследнего регистра, еслитриггер предыдущей схемы управлениянаходится в единичном состоянии, т.е.в регистре записано число, на выходеэтого элемента И-НЕ 4 появится сигнал,45разрешающий перезапись информации впоследний регистр и устанавливающийтриггер схемы управления последнегорегистра в единичное состояние, в противном случае верезапись не производитятя. При этом оканчивается действие сигнала на нулевом входе триггера 5 п однако триггер остается в предудыщем состоянии) и блокируется по первому входу элемент И-НЕ 4 схемы управления предпоследнего регистра, цто приводит к окончанию сигнала на выходе этого элемента, Таким образом, снимается сигнал перезаписи с управляющих входов последнего регистра,срабатывает триггер схемы управления предпоследнего регистра, на выходе соответствующего элемента И-НЕ 4 вырабатывается сигнал перезаписи в предпоследний регистр и т.д., а схема сброса сохраняет свое состояние до окончания сигнала на входе стирания записи. После окончания сигнала на входе стирания записи триггер схемы сброса переклюцается в нулевое .состояние и схема сброса возвращается в исходное состояние.Для увеличения информационной ем;кости буферного ЗУ оно может наращиваться последовательным подключением аналогичного устройства, для чего к входам 12, 13 и 15 и выходам 16-,16, одного ЗУ подключаются соответственно входы 14, 7 и 8 и входы 9-9, следующего ЗУ.1При подаче сигнала на вход 1 О сброса триггер схемы управления последнего кодового регистра переключается в исходное состояние, разрешая перезапись информации из предыдущего регистра. Так как элемент И-НЕ схемы управления предыдущего регистра при этом не блокируется, осуществляется,последовательный сдвиг информации в последний регистр и стирание всей информации, хранившейся в ЗУ.Регистры хранения в -разрядных чиселе могут быть реализованы на ВБ-триггерах, а в схеме сброса должен быть Е-триг-, гер. Все триггеры - с инверсным уп.- равлением.Таким образом, предлагаемое буфер. ное ЗУ магазинного типа обеспецивает повышение быстродействия за счет . обеспечения независимости последова" тельного переноса информации в устройстве от регистра к регистру. после сцитывания от длительности сигнала стирания записи, определяемого быстродействием внешнего устройства. Скорость переноса информации в запоминающем устройстве определяется временем срабатывания логических. элементов, на которых оно реализовано. Кроме того, наличие схемы сброса упрощает последовательное соединение однотипных ЗУ для наращивания объема памяти БЗУ - имеется одинаковый состав входных и выходных шин для увеличения объема БЗУ, которые необходимо соеди"10031нить между собой в соответствии с ихФункциональным назначением.Формула изобретеннаяБуФерное запоминающее устройство содержащее последовательно соединенные регистры, входы первого из которых являются информационными входами 10 устройства, выходы каждого из регист-. ров подключены к информационным входам последующего регистра, а выходы последнего регистра являются информационными выходами устройства, последовательно соединенные через элементы И-НЕ триггеры, первый выход каждого из которых подключен к перво, му входу последующего элемента И-НЕ, выход каждого из элементов И-НЕ под- ъ ключен к первому входу последующего триггера, к управляющему входу соответствующего регистра, к первому входу последующего элемента ИНЕ к второму входу предыдущего триггера и к второму входу предыдущего элемента И-НЕ, первый выход каждого триггера подключен к третьему входу последующего элемента И-НЕ, второй выход каждого триггера, кроме последнего 30 подключен к четвертому входу предыдущего элемента И-НЕ, первый и второйвходы и второй выход первого триггера, второй и четвертый входы и выходпоследнего элемента И-НЕ являютсясоответствующими управляющими входами и выходами устройства, о т л ич а ю щ е е с я тем, что, с цельюповышения быстродействия устройства,оно содержит дополнительный триггери элемент И-ИЛИ-НЕ, первый вход которого подключен к выходу дополнительного триггера, первый вход дополнительного триггера подключен к второму выходу последнего триггера, второй вход триггера подключен к второмуи третьему входам элемента И-ИЛИ-НЕи является соответствующим управляющим входом устройства, четвертый входэлемента И-ИЛИ-НЕ подключен к выходупоследнего элемента И-НЕ, выход элемента И-ИЛИ-НЕ подключен к второмувходу последнего триггера и к второмувходу предыдущего элемента И-НЕ. Источники информации, принятые во внимание при экспртизе1. Авторское свидетельство СССР М 750565, кл. С 11 С 19/00, 1976.2. Авторское свидетельство СССР В 763970, кл. О 11 С 19/00, 1977 (прототип).ка 5 иал ППП "Патент", г. Ужгород, ул. Проектная,5/35 Тираж 59 ВНИИПИ Государстве по делам изобре 113035, Москва, Ж