Узел идентификации адреса магистрального модуля

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(61)Дополнительное к авт. саид-ву(22) Заявлено 22.04.80 (21) 2914695/18-24с присоединением заявки Мо.СССР по делам изобретений и открытийДатЭ опубликования описания 30 . 10 .82 В.Л.Дшхунян, П.Р.Машевич и С,С.КоваленкоМАГИ СТРАЛЬ НОГО ьных,али шиов вы лючешинфра- одного а иденго модульных 30 Изобретение относится к цифровой обработке информации, в частности к магистральным модулям, выполненным в виде больших интегральных схем. Узел идентификации адреса магистрального модуля может применяться в микропроцессорах, однокристальных микро"ЭВМ, модулях памяти, больших интегральных схемах обмена инФормацией и др. модулях микропроцессорных систем с магистральной структурой. Особенностью магистрали является то,что все модули, связанные с нею, адресуются в пределах общего адресного пространства и для каждого модуля отводится определенная ее часть, т.е.число адресовИзвестен узел идентификации адреса магистральных модулей, содержащий дешифратор, входы которого подкны к старшим разрядам адресныхмагистрали, а каждый выход дешитора подключен к входу выборкииз модулей 11.Основными недостатками узла явля ются отсутствие возможности построения системы на однотипных магистральных модулях беэ дополнительных схем (схема дешифратора является общей для всей совокупности магистральных модулей); наличие дополни тел отсутствующих в самой магистр н выборки и дополнительных вывода борки в каждом модуле.Наиболее близким по технической сущности к предлагаемому является узел идентификации адреса магистрального модуля, содержащий компаратор, один из входов которого подключен к группе старших разрядов адресных шин магистрали, а второй через дополнительные внешние выводы связан с источником кода адреса модуля, выход компаратора подключен к внутренней шине выборки модуля. Источник кода адреса модуля представляет набор логических п 1", и ".0", задаваемых обычно подключением внешних контактов к шине земли (логическийкО или к шине питания (логическая "1") .Разрядность источника кода адреса в двоичном представлении, а следовательно, и число дополнительных внешних выводов определяется по формуле (КодР), где М - разрядность адресной шины магистрали; Р. - число адресов, занимаемых магистральным модулем Г 2.Недостатком известного узл тификации адреса магистрально ля является наличие дополнитеч3 97036свнешних контактов подключения к источнику кода адреса модуля. С ростом степени интеграции появляется реальная возможность реализации модулей процессоров, периферийных контроллеров, боЛьших модулей оперативной и постоянной 5 памяти в одном кристалле. Число внешних выводов при реализации модуля в одном кристалле является важным фактором, определяющим процент выхода годных микросхем, их стоимость, надежность и последующую плотность упаковки на плате.Цель изобретения - сокращение объема оборудования магистрального модуля,Поставленная цель достигается тем, что узел идентификации адреса магистрального модуля, содержащий первую ,схему сравнения, выход которой соединен с выходом выборки узла, первая группа входов первой схемы сравнения соединена с первой группой адресных ф входов узла, содержит регистр адреса модуля, блок памяти и вторую схему сравнения, причем информационные входы регистра адреса модуля соединены с второй группой адресных входов узла 25 группа выходов регистра адреса модуля соединена с второй группой входов первой схемы сравнения, вход управления записью в регистр адреса модуля соединен с выходом второй схемы срав-,ЗО ,нения, первая группа входОв которой соединена с группой выходов блока памяти, вторая группа входов второй схемы сравнения соединена с первой и третьей группами адресных входов35 узла. На чертеже приведена структурная электрическая схема.Узел содержит схемы 1 и 2 сравне О ния, регистр 3 адреса модуля, блок 4 памяти, груяпы адресных входов 5-7 узла, выход 8 выбора узла.Функциональные узлы идентификации адреса Магистрального модуля осуществляются следующим образом: сначала осуществляется запись данных, передаваемых по входам 7 в регистр 3, для чего по входам 5 передается адрес,код которого равен коду, подаваемому на схему 1 блока 4, Лрн этом на выходе схемы 1 возникает сигнал, поступающий на вход управления записью регистра 3, который фиксирует информацию, пришедшую на его входы. После этого узел готов к дальнейшей работе. Информация из регистра 3 подается на вход схемы 2, на другой вход которой поступает код с входов 5 узла. При совпадении этих кодов на выходе схемы 2 возникает сигнал, который передается на внутреннюю шину выборки модуля и служит для включения в работу магистрального модуля.Применение изобретения позволяет сократить число внешних выводов узла,Формула, изобретенияУзел идентификации адреса магистрального модуля, содержащий первуюсхему сравнения, выход которой соединен с выходом выборки узла, перваягруппа входов первой схемы сравнениясоединена с первой группой адресныхвходов узла, о т л и ч а ю щ и й с ятем, что, с целью сокращения объемаоборудования, он содержит регистрадреса модуля, блок памяти и вторуюсхему сравнения, причем информационные входы регистра адреса модулясоединены с второй группой адресныхвходов узла, группа выходов регистраадреса модуля соединена с второй группой входов первой схемы сравнения,вход управления записью регистра адреса модуля соединен с выходом второйсхемы сравнения, первая группа входовкоторой соединена с группой выходовблока памяти, вторая группа входоввторой схемы сравнения соединена спервой и третьей группами адресныхвходов узла.Источники информации,принятые во внимание при экспертизе1, Соучек Б. Микропроцессоры имикро-ЭВМ, М., "Советское радио",1979,. с, 244-245.2. Там же, с. 271, 272, 287-289970369 Составитель М, Ку ТехредС.Иигунова евКорректор Н. Буряк актор В. Петр Подписиета СССР Тираж 731ПИ Государственного коми делам изобретений и отк , Москва, Е, Раушская Заказ 8389 НИ б., д. 4 130 филиал ППП "Патент", г, Узгород, ул., Проектна