Реверсивный регистр сдвига

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскихСоциалистическихРеспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(22) Заявлено 180680 (21)2941589/18-24Фс присоединением заявки М 9 151) М.Кл з 6 11 С 19/00 Государственный комитет СССР по аелам изобретений и открытий. 66 (088,8) Дата опубликования описания 230982(54) РЕВЕРСИВНЫЙ РЕГИСТР СДВИГА Изобретение относится к дискретной автоматике и вычислительной технике и может быть исйользовано при разработке арифметических устройств.Известен реверсивный регистр сдвига, содержащий ячейки памяти, каждая из которых состоит из триггера, элемента И-ИЛИ-НЕ, и шины управления сдвигом вправо и влево 1.Недостатком данного регистра является невысокое быстродействие при осуществлении сдвига информации на число разрядов больше одного.Наиболее близким к изобретению по технической сущности является реверсивный регистр сдвига, который содержит ячейки памяти, два элемента задержки, два элемента ИЛИ, элемент И-ИЛИ, шины управления.Ячейка памяти состоит из триггера и элемента И-ИЛИ-НЕ, выход которого подключен к одному из входов триггера данной ячейки памяти, первый вход элемента И-ИЛИ-НЕ каждой ячейки памяти соединен с выходом триггера предыдущей ячейки памяти, второй .вход элемента И-ИЛИ-НЕ каждой ячейки памяти подключен к выходу триггера последующей ячейки памяти, выход элемента И-ИЛИ подключен к другому входу триггера каждой ячейки памяти,выходы элементов ИЛИ соединены стретьим и четвертым входами элемента И-ИЛИ-НЕ каждой ячейки памяти,первый и второй входы элемента И-ИЛИподсоединены к первым выходам элементов задержки, входы которых соединены с шинами управления сдвигом,вторые выходы элементов задержкиподключены соответственно к первымвходам элементов ИЛИ, вторые входыкоторых соединены с третьим н четвертым входами элемента И-ИЛИ и шинами управления сдвигом (2.15 Недостатком известного реверсивного регистра сдвига является низкоебыстродействие при осуществлении,сдвига информации на число разрядовбольше одного, так как при сдвиге 20 информации на 14 разрядов необходимоподать последовательно Б управляющихсигналов.Целью изобретения является повышение быстродействия устройства.25 Поставленная цель достигаетсятем, что в реверсивный регистр сдвига, содержащий ячейки памяти, каждаяиз которых состоит из триггера иэлелента И-ИЛИ-НЕ, выход которого 30 соединен с первым входом триггера, 960955первый и второй элементы задержки,входы которых соединены соответственно с шинами управления сдвигомвправо и влево, первый и второйэлементы ИЛИ, первые входы которыхсоединены с первыми выходами элементов задержки, элемент И-ИЛИ, первыйи второй входы которого соединеныс вторыми выходами элементов задержки, третий вход элемента И-ИЛИсоединен с вторым входом первогоэлемента ИЛИ и с шиной управлениясдвигом вправо, четвертый вход элемента И-ИЛИ соединен с вторым входом второго элемента ИЛИ и с шинойуправления сдвигом влево, выходэлемента И-ИЛИ соединен с вторымивходами триггеров ячеек памяти, выход триггера каждой ячейки памятисоединен с первым входом элементаИ-.ИЛИ-НЕ последующей ячейки памяти,и тактовые шины, введен дешифратор,входы которого соединены с тактовыми шинаМи, выходы дешифратораподключены к вторым, третьим, четвертым и пятым входам элементовИ-ИЛИ-НЕ ячеек памяти, шестые входыэлементов И-ИЛИ-НЕ ячеек памяти соединены с выходом первого элементаИЛИ, выход второго элемента ИЛИсоединен с седьмыми входами злейентов И-ИЛИ-НЕ ячеек памяти, выходтриггера каждой ячейки памяти соединен с восьмыми входами элементовИ-ИЛИ-НЕ ячеек памяти, кроме даннойячейки памяти,На чертеже изображена Функциональная схема предложенного устройства.Устройство содержит ячейки 1 памяти, каждая из которых состоит изэлемента И-ИЛИ-НЕ 2 и триггера 3,элементы ИЛИ 4 и 5, элемент И-ИЛИ б,элементы 7 и .8 задержки, дешифратор 9, шины 10 и 11 управлениясдвигом вправо и влево, тактовыешины 12 и 13Предложенный регистр сдвига работает следующим образом,Сдвиг информации вправо (влево)в реверсивном регистре сдвига происходит по переднему фронту сигналапоступающего с выхода элементаИ-ИЛИ 6 при наличии разрешающего(логической единицы) сигнала с выхода элемента ИЛИ 5. Одновременноеналичие разрешающего сигнала на выходах элементов ИЛИ 4 и ИЛИ 5 запрещено.1Для того, чтобы информация регистра не разрушалась по окончанию сдвига информации, необходимо чтобы сигнал с выхода элемента И-ИЛИ б оканчивался раньше, чем разрешающий сигнал на выходе элемента ИЛИ 4.Сдвиг информации вправо (влево) на любое количество разрядов опре 51 О15 35 40 45 Аналогично, при задании на шийах12 и 13 кода 1001, 0010 и т.посуществляется сдвиг инФормации надесять, пять и т.п. разрядов.Таким образом, введение дешифратора и новые связи между элементами регистра позволяет производитьсдвиг информации в регистре на Бразрядов. Информация сдвигается наБ разрядов, минуя все промежуточныеХразряды путем подачи управляющего кода и при поступлении одногоимпульсного сигнала на шины сдвига.69 Тем самым повышается быстродействиесдвига информации в Н раз.Использование изобретения такжепозволяет повысить коэффициентунификации изделия за счет исполь эования однотипных устройств для деляется кодом, задаваемым на шинах12 и, 13.Первый вариант, когда на шинах12 и,13 задан код 0000. При этомна первом выходе дешифратора 9 присутствует разрешающий сигнал, поступающий на вторую группу входов элемента И-ИЛИ-НЕ 2 каждой ячейки 1памяти. На остальных выходах.деггжф-.ратора 9 присутствует запрещающий(логический нуль) сигнал,При поступлении импульсного сигна",ла, например, по шине 10 переднийфронт данного сигнала на выходахэлемента 7 задержки появлялся бы сзадержкой времени С и 1. На выходе элемента ИЛИ 4 передний фронтэтого сигнала возникал бы без задержки, а на выходе элемента И-ИЛИ б -с задержкой 1. По окончанию данного импульсного сигнала его задний фронт исчезает с задержкой времени,и . На выходе элементаИ-ИЛИ б задний фронт такого сигналаисчезает без задержки, а на выходеэлемента ИЛИ 4 - с задержкой 1,Аналогично происходит формирова-ние сигналов при поступлении импульсного сигнала по шине 11.При задании на шинах 12 и 13 кода 0000 и при поступлении импульсного сигнала на шины 10 (11) информация с предыдущих (последующих) триггеров 3 через элементы ИЛИ-НЕ 2 переписывается в последующие (предыдущие)триггеры 3, что соответствует сдвигу информации в регистре вправо (влево) на один разряд.При поступлении кода 0100 на шины 12 и 13 на третьем выходе дешифратора 9.присутствует разрешающий сигнал, поступающий на вторую группу входов элемента И-ИЛИ-НЕ 2 каждой ячейки памяти, При поступлении импульсного сигнала на шины 10 (11) информация в регистре запишется со сдвигом вправо (влево) на три разряда.960955 Формула изобретения ИПИ Заказ 7298/66 Тираж 622 Подписное Филиал ППП "Патент , г, Ужгор д,Во ул.Проектная осуществления сдвига информации наразное количество разрядов. Реверсивный регистр сдвига, содержащий ячейки памяти, каждая изкоторых состоит из триггера и элемента И-ИЛИ-НЕ, выход которого соеРдинен с первым входом триггера,первый и второй элементы задержки,входы которых соединены соответственно с шинами управления сдвигомвправо и влево, первый и второйэлементы ИЛИ, первые входы которыхсоединены с первыми выходами элементов задержки, элемент И-ИЛИ,первый и второй входы которого соединены с вторыми выходами элементовзадержки, третий вход элемента Й-ИЛИсоединен с вторым входом первогоэлемента ИЛИ и с шиной управления.сдвигом вправо, четвертый вход элемента И-ИЛИ соединен с вторым вхо дом второго элемента ИЛИ и с шинойуправления сдвигом влево, выходэлемента И-ИЛИ соединен с вторымивходами триггеров ячеек памяти, выход триггера каждой ячейки памятисоединен с первым входом элементаИ-ИЛИ-НЕ последующей ячейки памяти,и тактовые шины, о т л и ч а ю щ и йс я тем, что, с целью повышениябыстродействия регистра, в неговведен дешифратор, входы которогосоединены с тактовыми шинами, выходыдешифратора подключены к вторым,третьим, четвертым и пятым входам 10 элементов И-ИЛИ-НЕ ячеек памяти,шестые входы элементов И-ИЛИ-НЕячЕек памяти соединены с выходомпервого элемента ИЛИ, выход второгоэлемента ИЛИ соединен с седьмыми 15 входами элементов И-ИЛИ-НЕ ячеекпамяти, выход триггера каждой ячейки памяти соединен с восьмыми входами элементов И-ИЛИ-НЕ ячеек памяти, кроме данной ячейки памяти. 20Источники информации,принятые во внимание при экспертизе1. Справочник по цифровой выФчислительной технике. Киев, Тех 25 ника, 1974, с. 156-162.2. Авторское свидетельство СССР.по заявке Р 2797343/24,кл. 6 11 С 19/00.