Аналоговое запоминающее устройство

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик нц 960956(22) Заявлено 250381 (21) 3263083/18-24 51 М. Кп. С 11 С 27/00 с присоединением заявки 89 -Государственный комитет ссср но делам изобретений и открытий(23) Приоритет -Опубликовано 2309.82. Бюллетень Мо 35 Дата опубликования описания 230982(72 Авторы изобретения В.Б. Реутов и М.Д. КарабецкийгОрдена Ленина институт кибернетики АЦ Украинской ССР(54) АНАЛОГОВОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО Изобретение относится к автомати ке и вычислительной технике и может быть использовано для запоминания аналоговой инФормации в установках различного назначения.Известны устройства для запомина- ния аналоговых велИчин, в которых для запоминания аналоговых .величин используются усилители и конденсаторы, переключаемые ключами в режиме слежения и запоминания 11.Недостатком таких устройств является малое время хранения аналоговой величины, обусловленное разрядом запоминающего конденсатора через раз личные цепи утечки.Указанный недостаток устранен в устройствах для запоминания аналоговых величин, в которых отсутствуют запоминающие конденсаторы, а для20 запоминания аналогового сигнала используется многоустойчивый элемент.Наиболее близким к изобретению по технической сущности является устройство, которое содержит сравнивающий 25 блок, коммутатор, блок задержки и статический многоустойчивый. элемент. Выход сравнивающего блока соединен со входом коммутатора, выход которого соединен со входом блока задержки, 30 выходы последнегосоединены со входами статического многоустойчивого элемента, а его выход соединен с первым входом сравнивающего блока, второй вход блока соединен с выходом источника входного сигнала, выходной сигнал снимается с выходной клемьы устройства 2).Сравнивающий блок Формирует сигнал, имеющий предельное положительное или предельное отрицательное значение соответственно при положительном или отрицательном значении разности между двумя сигналами, подаваемыми на входы блока. Блок задержки обеспечивает получение неодинаковых величин задержки сигналов на отдельных выходах блока по отношению к сигналу на его входе или изменение с неодинаковой скоростями сигналов на выходах блока при изменении сигнала на его входе. Параметры блока обеспечивают выполнение условия; с ф где ь , тк. ,С- величины задержки сигналов на выходах блока по отношению к сигналу на его входе 1и - число выходов блока.Каждый 1-й выход блока задержки соединен с 1-м входом статического многоустойчивого элемента, каждое состояние которого характеризуется соответствующей величиной сигнала на его выходе. Этот сигнал на выходе устройства изменяется скачком на величину Ь 1, каждый раз, когда сигнал на 1 -м входе статического много- устойчивого элемента, увеличиваясь, проходит через положительное порого вое значение или,. уменьшаясь, проходит через отрицательное пороговое значение. При этом знак приращения 61 выходного сигнала соответствует полярности сигнала на 1-м входе ста тического многоустойчивого элемента 4, параметры которого обеспечивают выполнение условий Ьяъ+ аЬ Ь .4,аЬии 20 В режиме воспроизведений сигнала вход блока задержки соединяется с выходом сравнивающего блока с помо- р 5 щью коммутатора. При этом замыкается контур следящей системы, которая вследствие наличия отрицательной обратной связи отрабатывает рассогласование системы из любого исходного состояния следующим образом.Если в момент замыкания системы величина сигнала на выходе устройства отличается от величины сигнала на его входе, то сигналы на выходе сравнивающего блока и на входе блока задержки имеют предельное, например, положительное значение, и сигналы на входах блока задержки увеличиваются. При этом сигналы вначале на первом, затем на втором и последую щих выходах блока задержки и соответствующих входах статического много- устойчивого элемента проходят через положительное пороговое значение, :вследствие чего состояние многоустойчивого элемента заменяется через определенные промежутки времени, и сигнал на выходе устройства увеличивается ступенчато-вначале на величину Д,1, затем на величину Ь,2 и так далее дотех пор, пока сигнаЛ на выходе устройства превышает величину сигнала на его входе или превышает его. Если сигнал на выходе устройства превышает величину сигнала на его вхбде, то процесСы протекают в обратном направлении. При- этом сигналы на выходе сравнивающего устройства и на входе блока задержки становятся отрицательными, вследствие чего уменьшаются и проходят б 0 через отрицательное пороговое значение сигналы вначале на первом, затем на последующих выходах блока за-. держки и соответствующих входахмного- устойчивого элемента. Это приводит 65 к последовательному изменению состояния многоустойчивого элемента иступенчатому уменьшению сигнала навыходе устройства, После -несколькихциклов отработки рассогласованиясигнал на выходе устройства становится равным сигналу на его входе сколебаниями с малой амплитудой,равной О, 5 ЛлПри размыкании связи между выходомсравнивающего блока и входом блоказадержки с помощью коммутатора устройство переводится в режим хранениясигнала. При этом достигнутое значение сигнала на выходе устройства,определяемое состоянием статическогомногоустойчйвого элемента в моментразмыкания системы, остается неизменным при изменении сигнала навхоце устройства.В известном устройстве используется блок задержки сигналов, выполненный на ЙС-цепочках для выполненияусловия задержки сигналов (1). Крометого, для уменьшения времени рассогласования сигнала на выходе устройства с целью повышения общего быстродействия необходимо уменьшать величины С, Т,д , , , , так как одинцикл отработки рассогласования определяется суммой величинЧиОбеспечить выполнение условия,(1) при малых величинах С тс можно только за счет повышеннойточности элементов ВС-цепочек. Этоявляется недостатком известногоустройства, а использование йС-цепочек затрудняет также выполнениеустройства в интегральном исполнении из-за наличия емкостей. В этомже устройстведля выполнения приве-денного закона уравновешивания поусловию (2) необходимо испольэоватьрезисторы уравновешивания с величинами сопротивления, изменяющихсяпо определенному закону, что такжеусложняет изготовление данного устройства,Целью изобретения является упрощение устройства.Поставленная цель достигаетсятем, что в аналоговое устройство, содержащее компаратор, первый вход которого является выхбдом устройства,операционный усилитель, выход которого является выходом устройстваи соединен со вторым входом компаратора, третий вход которого соединенс шиной управления, источник опорного напряжения, многоустойчивыйэлемент и шину нулевого потенциала,введены первый и второй ключи, первые входы которых соединены с выходами компаратора, второй вход первого ключа соединен с шиной нулевогопотенциала, второй вход второго ключа соединен со входом операционногоусилителя и с выходом многоустойчивого элемента, первый и второй входы которого соединены с выходами первого и второго ключей, третий и четвертый входы многоустойчивого элемента соединены с выходами источника опор-, ного напряжения, первый выход которого соединен с шиной нулевого потенциала.Кроме того, многоустойчивый элемент содержит группу триггеров, согласуюцие и нагрузочные элементы, причивого элемента, вторые входы первого и последнего. триггера нечетных групп соединены соответственно с выходами первого и второго согласующих элементов, второй вход первого согласующего элемента является первым входом многоустойчивого элемента и соединен с первыми входами триггеров четных групп, вторые входы триггеров четных групп являются входом второго многоустойчивого элемента и соединены со вторым входом второго согласующего элемента.На фиг. 1 изображена функциональная схема предложенного устройства; ,на фиг. 2 - 4 - состояние многоустойчивого элемента в режимах "Слежение" и "Запоминание" при положитель-. ном и отрицательном сигналах на выходе компаратора.Устройство (фиг. 1) содержит компаратор 1, шину 2 нулевого потенциала, операционный усилитель 3, много- устойчивый элемент 4, источник 5 опор ного напряжения, шину 6 управления, нагрузочные элементы 7, согласующие элементы 8, триггеры 9 нечетной группы, триггеры 10, первые МОП-тран зисторы 11 триггеров 9 и 10 нечетных и четных групп, вторые МОП-транзисторы 12 триггеров 9 и 10 нечетной и четной групп, первый и второй ключи 13 и 14, выполненные на МОП-транзисторах.Предложенное устройство функционирует следующим образом.При положительном сигнале на ин-. версном выходе компаратора 1 замкнется ключ 13, который приводит многоустойчивый элемент к виду фиг.2. В первый же момент времени в элементе 4 откроется один из транзисторов 8, сток которого соединен со стоками и затворами транзисторов 11 и 12, одного из триггеров 9. Этот триггер переключится соответствующим обраВ режиме "Слежение" замыкаетсяконтур следяцей системы, которая отрабатывает рассогласование системы вследствие наличия отрицательной обратной связи с выхода операционного усилителя 3 на второй вход компаратора 1 и производит уравновешивание входного сигнала в следующем порядке.Если после включения элемента 4 вели,чина сигнала на выходе устройстваотличается от величины сигнала на его входе, то сигнал на инвертирующем выходе компаратора 1 имеет предельное, например, положительное 65 значение, На прямом выходе при этом,чем первые входы согласующих элементов являются третьим входом многоустойчивого элемента и соединены спервыми выводами нагрузочных элемен. -тов, вторые выходы которых соединеныс первыми выходами триггеров нечетных групп, вторые выходы триггеровнечетных групп являются выходоммногоустойчивого элемента, первыевходы триггеров нечетных групп являются четвертым входом многоустойзом. Переключение этого триггеравызовет через первый транзистор 12переключения соседнего триггра 9,который в свою очередь через второйтранзистор 12 переключит последуюций 5триггер 9 и т.д. Переключение каждогоиз этих триггеров 9 вызывает изменение скачком тока на выходе многоустойчивого элемента 4 и на входеоперационного усилителя 3 на величи ну дг, При этом знак приращениясоответствует полярности сигнала навыходе компаратора 1. Величины приращений приблизительно равны между собой и равны дискретности уравнове шивания, так как все триггеры 9 и стоковые резисторы 7 многоустойчивогоэлемента одинаковы.Вход операционного усилителя 3,соединеннйй с выходом многоустойчивого элемента 4, является фиктивнойточкой нулевого потенциала. Поэтомустоковые резисторы 7 уравновешиваниямногоустойчивого элемента 4 взаимно независимы, а наличие отрицатель ной обратной связи в операционномусилителе 3 обеспечивает устойчивостьпроцесса уравновешивания.При положительном сигнале на прямом выходе компаратора 1 замкнетсяключ 14, который приведет элемент 4 З 0 к виду фиг. 3. В первый же моментвремени в этом элементе 4 откроетсяпервый транзистор 8, сток которогосоединен со стоком и затвором транзисторов 11 и 12, триггера 9, кото-.35 рый переключится соответствуюцим.образом. Переключение этого триггера9 вызовет через второй транзистор:8 переключение соседнего триггера 9,который в свою очередь через третий 40 транзистор 8 переключит последующийтриггер 9 и т.д. По всему наборутриггеров 9 пройдет волна переключений в направлении, противоположномтому, в котором шла такая "волна" 45 при положительном сигнале на инвертируюцем выходе компаратьра 1, а поэтому знак приращения на выходе элемента 4 и устройства будет противоположным знаку приращения на выходе 50 элемента 4 (фиг. 2).40 соответственно, предельное отрицательное значение. При этом замыкаетсяключ 13, размыкается ключ 14 и открывается первый транзистор 8(фиг, 2),который переключит соединенный с ним триггер 9 так, что 5сигнал на выходе многоустойчивогоэлемента 4 увеличится ступенчатовначале на величину Ь, затем послепереключения следующего триггера 9еще на величину Ь и т.д, до тех пор, 10пока сигнал на выходе устройстване достигнет величины сигнала на еговходе или превысит его. При этомсигнал на инвертирующем выходе компаратора 1 становится отрицательным,а на прямом выходе - положительным.Размыкается ключ 13 и замыкаетсяключ 14. В этом случае (фиг. 3) откроется первый транзистор 8 и пере-.ключит соединенный с ним триггер 9так, что на выходе устройства сигнал ступенчато уменьшится на величину Д, затем после переключенияследующего триггера 9 еще на величину Ь и т.д. до тех пор, пока 25сигнал на выходе устройства не достигнет величины сигнала на его входеи станет меньше его. После нескольких циклов отработки рассогласованиясигнал на выходе устройства становится равным сигналу на его входе 6с колебаниями с малой амплитудой,равной +й. Так как переключениетриггеров происходит со скоростьюпереходных процессов транзисторов11 и 12 триггеров 9, то процесс 35уравновешивания занимает маловремени.В режиме "Запоминание" закрываются элементы И компаратора 1 на еговыходах и при этом размыкаютсяоба ключа 13 и 14, а. схема принимает вид фиг. 4. Цепочка триггеров 9фиксируется в таком положении, прикотором произошло уравновешиваниевходного сигнала и достигнутое значение сигнала на выходе устройства,определяемое состоянием многоустой-.чивого элемента 4, остается неизмен ным на весь период "Запоминания"сигнала.50Устранение блока задержки сигналов, выполненного на ЙС-цепочкахи выполнение многоустойчивого элемента 4 в виде набора идентичныхтриггеров снижает требования к точности элементов, из которых изготов -лено устройства. В предложенномустройстве, как и в известном, точность устройства неограничена засчет увеличения числа триггеров,но при этом отпадают необходимость 60в точных элементах йС-цепочек ив изготовлении резисторов уравновешивания, величины сопротивлениякоторых должны удовлетворять законууравновешивания с определеннойточ ностью, Это улучшает технологичностьизготовления устройства, особеннопри выполнении устройства в виде БИС,так как схема устройства становитсяболее однородной, отпадает необходимость в емкостях, не требуетсявысокая точность иэготрвления элементов устройства и точность устройства неограниченно возрастает принеточных элементах за счет увеличения количества триггеров в многоустойчивом элементе, а это наиболееприемлемо для устройства, выполненного в виде БИС. Формула изобретения1, Аналоговое запоминающее устройство, содержащее компаратор, первый вход которого является входом устройства, операционный усилитель, выход которого является выходом устройства и соединен со вторым входом компаратора, третий вход которого соединен с шиной управления, источник опорного напряжения, многоустойчивый элемент и шину нулевого потенциала, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, в него введены первый и второй ключи, первые входы которых соединены с выходами компаратора, второй вход первого ключа соединен с шиной нулевого потенциала, второй вход второго ключа соединен со входом операционного усилителя и с выходом многоустойчивого элемента, первый и второй входы которого соединены с выходами первого и второго ключей, третий и четвертый входы многоустойчивого элемента соединены с выходами источника опорного напряжения, первый выход которогб соединен с шиной нулевого потенциала.2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что многоустойчивый элемент содержит группы триггеров, согласующие и нагрузочные элементы, причем первые входы согласующих элементов являются третьим входом многоустойчивого элемента и соединены с первыми выводами нагрузочных элементов, вторые выводы которых соединены с первыми выходами триггеров нечетных групп, вторые выходы триггеров нечетных групп являются выходом многоустойчивого элемента, первые входы триггеров нечетных групп являются четвертым входом многоустойчивого элемента, вторые входы первого и последнего триггера нечетных групп соединены соответственно с выходами первого и второго согласующих элементов, второй вход первого согласующего элемента является первым входоммногоустойчивого элемента и соединен с первыми входами триггеров четных групп, вторые входы триггеров четных групп являются первым входом многоустойчивого элемента и соединены со вторым входом второго согласующего элемента. Источники информации,принятые во внимание при экспертизе1. Шило В.Л. Линейные интегральныесхемы. М., Советское радио, 1974,с. 259.5 2. Авторское свидетельство СССР9514347,кл.б 11 С 27/00,1976 прототип) .960956 Составитель Ь. ВоронинТехред А.Бабинец Корректор Г. Решет ак иал ППП фПатейт", г. Ужгород, ул. Проект 298/66 Тираж 622 ВНИИПИ Государственного комите по делам изобретений и отк 113035, Москва, Ж, Раушская н