Усилитель считывания для интегрального запоминающего устройства

ОП ИСАНИЕИЗЬБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Сфюв СоввтсникСфцналистичвсиикрвсаубптти он 928405(5 )М. Кл. (; 11 С 7/00 Г 11 С 11/40 9 вудврстюай кеюктет ессеи ае делам взобрвтеняй к втквытвй(53) УДК 681. ,327.66 (088.8) Дата опубликования описания 17.05.82име и огр выч мощность в статическом реж аничивается быстродействие.Наиболее близким к предлагаемомутехническим решением является усилитель считывания для интегрального ЗУ, содержащий двв усилительных транзистора с общим истоком, соединенных триггерной связью, стоки которых соединены соответственно с первой и второй сигнальными шинами, а общий исток соединен с первой шиной управления, два нагрузочных транзистора, истоки которых соединены с соответствующими сигнальными шинами, в стоки - с второй шиной 15 управления2.Однако в интервале времени междуопрокидыванием триггера и его отключением всегда существует цепь сквозного потребления через один из усилительных и одиннагрузочный транзистор, усилитель потребляет энергию от источника питания и после окончания процесса опрокидывания, что ведет к увеличению потребляемой мощности и снижает его и к электронике, и может быть использовано в производстве интегральных МОП-схем,Известен усилитель считывания для . динамических запоминающих устройств (ЗУ), состоящий из двух инверторов и двух ключевых транзисторов, причем вход первого инвертора подключен к истокам первого и второго ключевых транзисторов, сток первого ключевого транзистора подключен к выходу первого инвертора, объединенного с входом второ 4 го инвертора, в сток второго ключевого транзистора подключен к выходу второго инвертора, а затворы ключевых транзисторов подклю"ены к шинам управляющих сигналов 11. ако при таком построен не обеспечивается компе от включения транзистор ранзисторной ячейки пам ижает эффективную чувстви теля, потребляется значдн ииусилисация пое а выборкиятн чтоельность ельна Изобретение относитсяельной технике, в частно ИЯ ДЛЯ ИНТЕГРАЛЬНОО УСТРОЙСТВА5никает информационный разбаланс напряжений,После считывания сигнала из ячейки . на паразитную емкость плеча подаетсяотрицательный перепад напряжения нашину 5 и положительный перепад напряжения нв шину 13, При этом напряжение на затворах нагрузочных транзисторов 6 и 7 достигает значения большего, чемнапряжение питания, что обеспечивает работу этих транзисторов в крутой области характеристик. После подачи сигналовна управляющие шины 5 и 13 начинается процесс опрокидывания усилителя в устойчивое состояние, направление опрокидывания усилителя определяется знаком информационного разбалвнса сигнальныхшин. Как только величина рвзбаланса достигнет величины, большей порогового напряжения ключевых транзисторов 11 и 12, отпирается один из них, например 11 (эатвор его будет находиться под более высоким потенциалом). В результате МОП-конденсвтор 9 разряжается через транзистор 11 на сигнальную шину, находящуюся под более низким потенциалом, а нагрузочный транзистор 6 звцирается, После окончания процесса опрокидывания усилитель приходит в следующее состояние: нагрузочный транзистор 7 открыт .и, находясь в крутой потенциал соответствующей сигнапьной шины нв высоком уровне, транзисторы 1 и 11 также открыты и поддерживают потенциал соответствующей сигнальной шины и затвора нагрузочного транзистора 6 на низком уровне, Транзисторы 6, 2 и 12 выключены, так как напряжения затвор - исток этих транзисторов меньше порогового.Таким образом, состояние схемы по окончании переходного процесса можно сравнить с состоянием триггера на МОП транзисторах с дополняющими типами проводимости, т.е. здесь также отсутствуют цепи статического потребления и дифференциальный выходной сигнал на сигнальных шинах равен напряжению питания.Это имеет большое значение для интегральных динамических ЗУ большой и сверхбольшой емкости, так квк мощность, потребпяемая известными усилителями считывания, состагдяет 70-80",о мощности потребления ЗУ. Применение предлагаемогоусилителя позволит снизить мощность потребления ЗУ в 2-3 3 92840быстродействие за счет заряда параэитной емкости схемы.1 Ьдь изобретения - уменьшение потребляемой мощности и увепичение быстродействия усилителя считывания.5Поставленная цель достигается тем,что усилитель ссдержит два МОП-конденсатора и два ключевых транзистора, стокпервого ключевого транзистора соединенС ЗатВОРОМ ПЕРВОГО НаГРУЗОчНОГОтРаНЗИС йтора и одной из обкладок первого МОПконденсатора, исток - с первой,сигнальной шиной, затвор - с второй сигнальнойшиной, сток второго ключевого транзистора соединен с затвором второго нагруэочного транзистора и одной из обкладоквторого МОП-конденсатора, исток - свторой сигнвдьной шиной, затвор - с первой сигнальной шиной, другие обкладкиМОП-конденсаторовкЬключены к третьей шине управления,Нв чертеже представлена схема усилителя считывания.Усидитепь считывания содержит дввусилительных транзистора 1 и 2 с общим истоком, соединенных триггернойсвязью, стоки которых соединены соответственно с первой и второй сигнальными шинами 3 и 4, в общий исток соединен с первой шиной управпения 5, дванагрузочных транзистора 6 и 7, истокикоторых соединены с соответствующимишинами 3 и 4, а стоки - с второй шиной области характеристики, поддерхиваетуправления 8, два МОП-конденсатора 9и 10 и два клю.евых транзистора 11 и12, сток транзистора 11 соединен сзатвором транзистора 6 и одной из обкладок МОП-конденсатора 9 исток ; сшиной 3, затвор - с шиной 4, сток транзистора 1 2 соединен с затвором тран 40зистора 7 и одной из обкпадок МОП-конденсатора 10, исток - с шиной 4, затворс шиной 3, другие обкладки МОП-конденсаторов 9 и 10 подключены к третьейшине управления 13.Висходном состоянии управляющая ши-45иа 8 подключена к источнику питания (иачертеже не показан), а сигнальные шины 3 и 4 и управляющая шина 5 заряжены до опорного напряжения, отключеныот источника предзаряда (на чертеже не 5 фноказан) и сохраняют свои потенциалына параэитных емкостях. На шине 13поддерживается низкое напряжение, Заряд, считанный иэ динамической ячейкипамяти (нв чертеже не показана) нв1паразитную емкость одной из сигнальныхшин, вызывает изменение ее потенциала,в результате между шинами 3 и 4 воз5 92840 раза. Включение нагрузочных транзисторов в данной схеме производится повышенным напряжением, что при сохранении размеров этих транзисторов приводит к повышению быстродействия схемы. Боль-шое значение имеет также увеличение дифференциального выходного сигнала до напряжения питания.1 Составитель Ю. Ушаковедактор О. Персиянцева ТехредС. Мигунова Корректор Г. О.аР каз 3248/64 Тираж 624 Подписное ВНИИПИ Государственного ксмитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб д. 4Филиал ППП фПатентф, г. Ужгород, ул. Проектная Формула изобретения 10Усилитель считывания для интеграль.ного запоминающего устройства, содержащий два усилительных транзистора с общим истоком, соединенных триггерной связью, стоки которых ссединены соответственно с первой и второй сигнальными шинами, а общий исток соединен с первой шиной управления, два .нагрузочных транзистора, истоки которых .оединены с соответствующими сигнальными. шинами, а стоки - г второйшиной управления, о т л и ч а ю щ и Й с я тем, то,5 4с целью уменьшения потребляемой мощностии увеличения быстродействия усилитейясчитывания, он содержит два МШ-конденсатора и два ключешак 3 мщзисторасток первого ключевого транзистора соединен с затвором первого нагрузочноготранзистора и одной из обкладон первогоМОП-конденсатора, исток - с первойсигнальной шиной, затвор - с второйсигнальной шиной, сток второго ключевого транзистора соединен с затвором второго нагруэочного транзистора и однойиэ обкладок второго МОЙ-конденсатора,исток - с второй сигнальной шиной, затвор - с первой сигнальной шиной, другиеобкладки МОП-конденсаторов подключенык третьей шине управления.Источники информации,принятые во внимание при экспертизе1.ИЕЕ,уоогоМ оВ 8 оИ 6 ВЬжеСгсоав, ОКоЬег 8 ТЗ,р. ЗоЬ- Зоъ