Регистр сдвига

ОП ИСАНИ ВИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик и 847372С 11 С 19/00 Веударствеикый комитет СССР ао деяам иаебретевий и открытий(72) Авторы изобретения В.И. Вешняков, М.Д. Кардащук и В.В. Соломонов4Ордена Ленина институт кибернетики АН Украинской ССР(54) РЕГИСТР, СДВИГА Изобретение относится к вычислительной технике, в частности к запо минающим устройствам (ЗУ), где управляющий сдвиговый регистр может быть составной частью ЗУ последовательного действия, основным назначением которого является сбор и передача высокоскоростной информации, совмещение цифровых устройств с различной пропускной способностью и т.д.10Известны управляющие сдвиговые регистры для бункерного ЗУ, содержащие триггерные регистры слогическими схемами в цепях связи 11. Наиболее близким по технической сущности к предлагаемому является регистр, который содержит одноступенчатый триггерный регистр с тремя фазовыми вентилями-схемами И в цепях связи 21.Недостатками регистра являются большие аппаратурные затраты и сложное структурное выполнение. Логическая структура такого регистра удобна для реализации на МДП-транзисторах, позволяющих реализовать кратковременное . динамическое хранение заряда в узлах структуры. Однако она не может быть реализована на структурах с биполярными транзисторами, например транзисторно-транзисторной логике или инжекционной логике, необладающими указанным свойством,Цель изобретения - упрощение регистра сдвига.Поставленная цель достигается тем, что в регистре сдвига, содержащем ячейки памяти, каждая из которых выполнена на первом триггере и первом элементе И, выход которого соединен с одним из входов первых триггеров данной и предыдущей ячеек памяти, другой вход первого триггера каждой ячейки памяти подключен к выходу первого элемента И последующей ячейки памяти, один иэ входов перво20 25 ЭО регистр,Регистр. особенно подходит под схе мотехнику и технологию инжекционныхструктур (И Л), для которой другие известные логические структуры регистров не годятся.Предложенный регистр вместе с на копителем ЗУ размещается на одномполупроводниковом кристалле, представ ляющем автономное удобное для многих практических задач бункерное ЗУ. Емкость бункерного ЗУ можно наращивать 50 путем соединения многих кристаллов. 55 3 847 го элемента И каждой ячейки памяти соединен с первой тактовой шиной, и. вторую тактовую шину, в каждую, ячейку памяти введены второй триггер, второй итретий элементы И, первые входы которых соединены с выходами первого триггера данной ячейки памяти, другой вход первого элелемента И каждой ячейки памяти соединен. с прямым выходом второго триггера данной ячейки памяти, инверсный выход которого подключен к выходу данной ячейки памяти, входы ,второго триггера каждой ячейки памяти подсоединены к выходам второго и третьего элементов И данной ячейки памяти, вторые входы второго и третьего элементов И каждой ячейки памяти соединены,со второй тактовой шиной, третий вход второго элемента. И подключен к одному из входов третьего элемента И и прямому выходу первого триггера предыдущей ячейки памяти.На чертеже изображена функциональная схема предложенного регистра сдвига.Схема содержит ячейки 1-3 памяти (на чертеже показаны только три ячейки памяти), триггеры 4 и 5, пер. .вый элемент И б, второй и третий элементы И 7 и 8, тактовые шины 9 и 10, выходы 11-13 ячеек памяти 1-3.Регистр сдвига функционирует следующим образом.Ксли в накопителе 14 заполнены, ст 1-ой до 6 -ой позиции, то триггеры 4 ячеек 2 и 3 памяти находятся в состоянии "1", а триггер 4 ячейки 1 памяти - в "0", то все триггеры 5 - также в "0". Управление . по тактовым шинам 9 и 1 О производится неперекрывающимися импульсами Ф,ифЗанесение новых данных осуществляется по импульсу Ф в тактовой шине 10, при этом маркерная "1" продвигается по регистру, а импульс сдвига появляется последовательно на выходе регистра. Когда по очередному импульсу Ф йа шине 9 маркерная " заносится в триггер 4 ячейки 1 памяти, по следующему импульсу Ф, на шине 10 триггер 5 ячейки 1 памяти возвращается в "0", а в триггер 5 ячейки 2 памяти "1" не заносится,и так как запрещается сигналом с ну 372 ф левого" выхода триггера 4 ячейки 2памяти, находящегося до этого в состоянии "1".Считывание данных из регистра осуществляется по импульсу Ф в шине 9 установлением триггера 4 ячейки 3 памяти в "0". Тогда по следующемусигналу Ф по шине 1 О в "1" переключается трйггер 5 ячейки 3 памяти, 10 а по следующему сигналу Ф триггер4 ячейки 1 памяти переключается в"0", и т.д. Таким образом при считывании по регистру продвигается маркерный "0". Триггер 4 ячейки 1 памя ти находящийся в , переключается в "0 и остается в таком состоянии.Считывание и занесение данных может быть совмещенно. При этом маркерные "1" и "0" продвигаются по регистру навстречу и в граничной ячейки памяти их продвижение прерывается аналогичным образом. И занесение и считывание возможно с пробелом как минимум в один такт. Особенностью регистра является отсутствие цепи общего сброса или начальной установки, При включении питания все триггеры устанавливаются в произвольное состояние, но затем под действием импульсов Ф, и Ф; происходит упорядочение таким образом, что в триггерах 4 правой части регистра содер-.жатся "1", а в триггера 4 левой часЗ 5 ти - "0", Поэтомуперед работой необходимо подать серию импульсов "Считывание" и очистить таким образом Формула изобретения Регистр сдвига, содержащий. ячейкипамяти, каждая из которых выполненана первом триггере и первом элементеИ, выход которого соединен с одним из5 84737 входов первых триггеров данной и предыдущей ячеек памяти, другой вход первого триггера каждой ячейки памяти подключен к выходу первого элемента И последующей ячейки памяти, один из входов первого элемента И каждой ячейки памяти соединен с первой тактавой щиной, и вторую тактовую шину, о т л и ч а ю щ и й с я тем, что, с целью упрощения регистра сдвига, в 10 нем в каждую ячейку памяти введены второй триггервторой и третий элементы И, первые входы которых соединены с выходами первого триггера данной ячейки памяти, другой вход 15 первого элемента И каждой ячейки памяти соединен с прямым выходом второго триггера данной ячейки памяти, инверсный выход которого подключен к 2 6выходу данной ячейки памяти, входывторого триггера каждой ячейки памятиподсоединены к выходам второго и третьего элемента И данной ячейки памяти,вторые входы второго и третьего элементов И каждой ячейки памяти соединены со второй тактовой шиной, третийвход второго элемента И подключен кодному из входов третьего элемента Ии прямому выходу первого триггера предыдущей ячейки памяти.Источники информации,принятые во внимание при экспертизе,1. Синтез последовательного ЗУ буйкерного типа. - "Автоматика", 1979,У 2.2. Авторское свидетельство СССРФ 630643, кл. О 11 С 19/00, 1978прототип).Редактор 8/78 Тираж 645 1 Государственного комитета СССР делам изобретений и открытий5, Москва ЖРаушская.наб.л ППП "Патент", г. Ужгород, ул, П д, 4/5 роектна аз 550 ВНИИА по 11303Составитель А. Воинич Техвед Э. Чужиков нин корректор С. Щомак Подписное