Полупроводниковое запоминающее устройство

;,А 1 с 11. 1 "Щблно И Е Союз Советских СоцналнстнческнРвслублнк 788176 ТЕпИЯВИДЕТЕЛЬСТВУ АВТОРСКО 61) Дополиительи к авт, сеид-в(51)М. Кл.з 22) За лено 24, 01. 79 (21) 2717594/18-2динением заявки Метликовано 15,1280,Бюллетень М 4 осударстаеииый комитет СССР по делам изобретеиий и открытий(53) УДК 681. З 27. .66088.8) та опубликования описания 17,12,8(54) ПОЛУПРОВОДНИКОВОЕ ЗАПОМИНИО СТРОЙСТВО При таком способе выборки время заряда емкости выбранной строки определяется сопротивлением нагрузочного транзистора дешифратора, что ограниивает быстродействие,Известно устройство, в котором происходит предварительный заряд шины матрицы, а затем по выбранному адресу информация передается на выход для выбранной шины через дешифратор накопителя при выбранной паре шин 2.Недостаток этого устройства заключается в том, что при выбранной шине матрицы, к которой не подсоединен транзистор, происходит перераспределение зарядов емкостей шин матрицы и дешиФратора, что приводит к уменьшению напряжения логической "1" и, следовательно, ухудшению помехоустойчивости схемы. Увеличение помехоустойчивости требует увеличения площади крнсталла и потребляемой мощности.Известно также устройство, в котом происходит предварительный зарядроки через транзистор, управляемыйзатвору дешифратором кода адреИ ч И т ч в тройс оизво его к ра, ч алу н соком е,ы- ро 25 ст по саИзобретение относится к вычислительной технике, в частности к полу-. проводниковым запоминающим устройствам на основе интегральных схем (ИС),Основной задачей при разработке С является уменьшение площади крис- алла, так как это позволяет увелиить количество ИС на полупроводникоой пластине и, следовательно, выход годных при тех же затратах.0С другой стороны, при разработке ИС полупроводникового запоминающего устройства желательно иметь на кристалле возможно большую информационную емкость при заданных быстродействиях 15 и потребляемой мощности.Таким образом, разрабатывая ИС, решают вопрос об оптимальном соотношЕнии быстродействия., потребляемой мощности и площади кристалла. 20Известны схемы, содержащие накопитель информации и дешифраторы накопителя 11 .Однако в известных ус твах. в бор строки накопителя пр дйтся установкой соответствующ ода ад реса на входах дешифрато то при водит к нулевому потенци а всех невыбранных строках и вы у потенциалу на выбранной строк 3 учае дешифратор может сторы минимальных размеивающих его правильнуюработу по величине логического нуля и единицы, но предзаряд происходит только тогда, когда устанавливается адрес выбранной строки. При этом теряется быстродействие, При необходимости увеличения быстродействия увеличивается мощность и площадь кристалла.Цель изобретения - увеличение быстродействия и уменьшение рассеиваемой мощности, 10Поставленная цель достигается тем, что в полупроводниковое запоминающее устройство, содержащее матричный накопитель, числовые шины которого подсоединены к истокам транзисторон пред варительного заряда, стоки которых5 подключены к шине питания, матричный дешифратор строк накопителя и шины импульсного питания, введен блок проходных транзисторов, стоки которых соединены с числовыми шинами матрич ного накопителя, истоки проходных транзисторов подключены к входам матричного дешифратора строк йакопителя, затворы проходных транзисторов и транзисторов блока предварительно го заряда соединены соответственно с шинами импульсного питания.На чертеже изображена электричес.кая схема предложенного устройства.Устройство содержит матричный де- З( шифратор 1 строк накопителя, ключевые транзисторы 2 дешифратора 1, нагруэочные транзисторы 3 дешифратора 1, блок 4 проходных транзисторов, матричный накопитель 5, блок б предвари- З 5 тельного заряда, числовые шины 7, шины 8 и 9 импульсного питания, шины 10 питания, К числовым шинам 7 накопителя 5 подсоединяются с одной стороны истоки транзисторов блока 6 пред" заряда, управляемых по затвору им- ф пульсом, подаваемым по шине 8 импульсного питания, с другой стороны, числовые шины 7 подсоединяются к выходам дешифратора 1 строк накопителя через блок 4 проходных транзисторов строк, 45 управляемые по затвору импульсом, подаваемым по шине 9 импульсного питания.Работа устройства осуществляется следующим образом. 50Адрес на дешифраторе 1, т.е. напрякение на затворах ключевых транзисгоров 2 устанавливается в момент, соответствующий импульсу, подаваемому по шине 8. Импульс (шина 9) следует .эа импульсом (шина 8). При действии импульса (шина 8) происходит открывание транзисторов блока и заряд емкостей всех числовых шин 7 накопителя 5 от источника питания, подключенного к стокам транзисторов блока 6, 60 через шину 10 питания, Заряжаются емкости всех числовых шин 7 накопителя 5, так как проходные транзисторы блока 4 но время импульса (шина 8) закрыты и отключают числовые шины 7 65 от дешифратора 1. В зто же время устанавливается адрес на ключевых транзисторах 2 дешифратора 1, т.е. вовсех строках дешифратора 1, кроме одной, открыты один или более ключевыхтранзисторов 2, Во время импу ьса(шина 9) проходные транзисторы блока4 открываются, и происходит разрядчисловых шин 7 накопителя 5 через открытые ключевые транзисторы 2. В выбранной числовой шине 7 нсе ключевыетранзисторы закрыты, и разряда не происходит. Для того, чтобы напряжениепредварительного заряда на выбраннойчисловой шине 7 изменилось из-за перераспределения напряжения между емкостью числовой шины 7 накопителя 5и строкой дешифратора 1 и уменьшениявлияния импульсных помех на выбраннуючисловую шину 7, на время подключениячисловых шин 7 накопителя к выходамдешифратора, через проходные транзисторы 4 происходит открывание нагрузочных транзисторов 3, Транзисторыблока б выполняются достаточных размерон для того, чтобы обеспечить нужное время заряда емкостей числовыхшин 7, Если заряд числовых шин 7 проходит только через нагрузочные транзисторы 3 дешифратора 1, то это время во столько раэ больше, но сколькораэ ток через транзистор 3 меньше,чем через транзистор блока б, Еслиже нагруэочный транзистор 3 сделатьтаких же размеров как и транзисторблока б, чтобы обеспечить такой жеток, то и транзисторы 2 должны бытьсделаны больших размеров, чтобы обеспечить соотношение логического нуляи единицы на выходе дшифратора 1,Вследствие этого увеличивается шагчислоных шин 7 в накопителе, т,е,увеличится площадь кристалла,Кроме того, заряд числовых шин 7накопителя 5 начинается еще в моментустановки адреса на ключевых транзисторах 2 дешифратора 1, т.е. нпредложенном устройстве развязанымоменты преднарительного заряда строки установки адреса на, ключевых транзисторах 2, что уменьшает время выборки информации и, следонательно,увеличивает быстродействие устройства.Использование предложенного устройства позволяет увеличить плотность информации до 650 бит/мм , получить время считывания до 600 нс,снизить потребляемук мощность до250 мВт.Экономический эффект связан суменьшением площади полупроводникового кристалла, что увеличивает количество микросхем на полупроводниковой пластине и снижает стоимостьмикросхемы.Кроме того, увеличение быстродействия и уменьшение потребляемой мощности запоминающего устройства при788176 Формула изобретения Составитинич Техред Е ь А, ВорониГав илешко едактор А Кор ектор М. ВигулаПодпйсное з 8361/бОВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д. 4/5илиал ППП "Патент", г. Ужгород, ул. Проектн ака водит к увеличению эффективности использования цифровой вычислительнойглашины. Полупроводниковое запоминающее устройство, содержащее матричный накопитель, числовые шины которого подсоединены к истокам транзисторов блока предварительного заряда, стоки которых подключены к шине питания,матричный дешифратор строк накопителя и шины импульсного питания, о тл и ч а ю щ е е с я тем, что, с целью повышения быстродействия устрой ства и уменьшения потребляемой им мощности, в него введены блок проходных транзисторов, стоки которых соединены с числовыми шинами матричного накопителя, истоки проходных транзисторов подключены к вхоДам матричного дешифратора строк накопителя,затворы проходных транзисторов итранзисторов блока предварительногозаряда соединены соответственно с шинами импульсного питания. Источники информации,принятые во внимание при .экспертизе1. Кроуфорд. Схемные примененияМОП-транзисторов. "Мир", 1970, с. 73.2. Патент ВеликобританииР 1374881, кл. 6 11 С 11/40, 1974.3. ЕЕЕ " оцгпа 1 оГ 5 о 1 Осасе С 1 г"сОг.5 , Осйооег, 19735 С, 9 5,р. 301 (прототип).