Оперативное запоминающее устройство

)5 С 11 С 11/40 ЕЛ 8, 98 54) ЕЕ УСТРОЙк вычисАТИВНОЕ ЗАПОМИНАЮ начено дл х устройГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ПИСАНИЕ И К АВТОРСКОМУ СВИ(57) Изобретение относитс лительной технике и предн иопользования в запоминаю ствах на биполярных транзисторах.Целью изобретения является снижениепотребляемой мощности устройства.В каждом элементе 2 выборки содержатся два транзистора 9 и 10 выборкис соответствуюпрюми связями. Транзис-.торы 9 и 10 осуществляют коммутациютоков записи, задаваемых источниками4 и 5, в разрядные шины 8 матричногонакопителя 1. При этом токи источников 4 и 5 одновременно используются для снижения потенциалов на базахтранзисторов 20 и 21, что позволяетотказаться от дополнительных источников тока. 1 ил,Изобретение относится к вычислительной технике и предназначено для использования в запоминающих устройствах на биполярных транзисторах,Цель изобретения - снижение потребляемой мощности устройства.На чертеже представлена принципиальная электрическая схема оперативного запоминающего устройства.Устройство содержит матричный накопитель 1, элементы 2 выборки, блок 3 записи, источники 4 и 5 тока записи, источники 6 и 7 тока считывания, разрядные шины 8 накопителяпервые 9 и вторые 10 транзисторы Выборки, первые 11 и вторые 12 потенциалозадающие транзисторы, входы 13 ыборки разрядов устройства, первый 4 и второй 15 ключевые транзисторы, информационные входы 16 и 17, нагрузочные резисторы 18 и 19, транзисторы 20 и 21 связи, шину 22 питания.Матричный накопитель 1 может содержать элементы 23 памяти, состоящие иэ запоминающих 24 и 25 и нагрузочных 26 и 27 транзисторов, адресные шины 28, источники 29 тока хранения.Устройство работает следующим образом.В режиме хранения информации состояния элементов 23 матричного накопителя 1 поддерживаются за счет тока хранения, обеспечиваемого источниками 29. На шинах 28 установлены одинаковые напряжения низкого логического уровня. В каждом элементе 23 транзисторы 26 и 27 выполняют функции генераторов.,тока, ток одного из которых втекает в базу, а второй- в .коллектор одного из транзисторов 24 и 25, находящегося в открытом состоянии. Открытый транзистор 24 или 25 насьпцен вследствие того, что его базовый и коллекторный токи приблизительно равны,в результате чего потенциал его первого коллектора ниже базового и, поступая на базу другого транзистора 24 и 25, запирает его.В режиме считывания информации требуемая строка матричного накопителя 1 выбирается посредством повышения потенциала на соответствующей ппяне 28, Для выборки нужного столбца матричного накопителя 1 на соответствующий вход 13 выборки поступа,ет высокий логический уровень напряжЕния. Уровни напряжений, поступающие на входы выборки 13 и информационные входы 16 и 17, соотносятся междусобой так, что потенциал на входе13 выборки, соответствующем выбраннойпаре разрядных шин 8, занимает среднее положение между высоким потенциалом на информационных входах 16 и 17и низким потенциалом на остальныхвходах 13 выборки. При таком соотношении входных напряжений токи источников 6 и 7 тока считывания черезсоответствующие транзисторы 9 и 10ответвляются в выбранную пару разрядных шин 8, а токи источников 4 и 5тока записи включаются в эмиттерытранзисторов 14 и 15 и протекают вподключенных к их коллекторам первом18 и втором 19 нагрузочных резисто О рах, создавая падение напряжения наних. Напряжение низкого уровня наколлекторах транзисторов 14 и 15 через первый 20 и второй 21 транзисторы связипоступают на базы потенциало задающих транзисторов 11 и 12 и запирает их, так как потенциалы на базахтранзисторов 11 и 12 устанавливаются существенно ниже потенциалов набазах транзисторов 24 и 25 в выбран ном элементе 23 памяти. Таким образом, в режиме считывания создаютсяусловия для ответвления токов, включенных в выбранную пару разрядныхшин 8, во вторые коллекторы транзис"торов 24 и 25 элемента 23 памяти,принадлежащего выбранной стороне матричного накопителя 1. Вытекание токаиз вторых коллекторов транзисторов24 и 25 приводит к прямому смещению 4 О соответствующих р-п-переходов, в результате чего базовые уровни транзисторов 24 и 25 транслируются насоответствующие разрядные шины 8, соэДавая на них информационную разность 45 потенциалов, в соответствии с состоянием выбранного элемента 23 памяти.Включение токов считывания во вторыеколлекторы транзисторов 24 и 25 выбранного элемента 23 памяти приводит 50к соответствующему увеличению токовбаз и первых коллекторов этих транзисторов, что несколько изменяет степеньнасыщения открытого транзистора24 или 25. Поэтому для обеспечениянеобходимой устойчивости выбранногоэлемента 23 памяти для величин токовсчитывания и хранения должно быть5 15В режиме записи информации для опрокидывания выбранного элемента 23 памяти необходимо вывести из насыщеения прежде открытый транзистор 24 или 25 и прекратить протекание в его базу тока коллектора соответствующего транзистора 26 или.27. Для этого достаточно значительно повысить ток во втором коллекторе транзистора 24 или 25 с низким базовым потенциалом в предшествующем состоянии, при этом в его коллектор полностью ответвляется ток соответствующего транзистора 26 и 27 и ток в базе ранее открытого транзистора 24 и 25 прекращается. Для ускорения процесса эапирания транзистора 24 и 25 целесообразно полностью отключить ток из его второго коллектора, Для осуществления данного процесса на одном из информационных входов 16 и 17, в соответствии с записываемыми данными, уровень напряжения опускается ниже высокого уровня на входе 13 выборки, соответствующем выбранной паре разрядных шин 8. При этом ток соответствующего источника 4 или 5 тока записи отключается из транзистора 14 или 15 блока 3 записи и ответвляется в нужную разрядную шину 8. Высокий потенциал на коллекторе транзистора 14 или 15 с низким потенциалом на базе через соответствующий транзистор связи 20 или 21 поступает на базу потенциалозадающего транзистора 11 или 12 выбранного элемента 2 и отпирает его, так как высокий уровень напряжения на базе транзисторов 11 и 12 лежит выше высокого уровня напряжений на базах транзисторов 24 и 25 выбранного элемента 23 памяти. Таким образом, в разрядной шине 8, соответствующей ранее закрытому транзистору 24 и 25, протекает суммарный ток источников 4, 6 или 5, 7, а из второй шины 8 ток полностью отключается. 73472 6торых подключены к соответствующимпервой и второй разрядным шинам матричного накопителя, два источникатоха считывания, перные выводы которых подключены к шине питания устройства, блок записи, состоящий издвух ключевых транзисторов, двУхтранзисторов связи, двух источниковтока записи, двух нагрузочных резисторов, первые выводы которых соедине"ны с базами первого и второго транзисторов связи соответственно и. сколлекторами первого и второго ключевых транзисторов соответственно, базыкоторых являются информационнымивходами устройства, а эмиттеры соединены с первыми выводами первого ивторого источников тока записи соот ветственно, вторые выводы которыхподключены к шине питания устройства, эмиттеры второго и первого транзисторов связи соединены с базамипервых и вторых потенциалозадающих 25 транзисторов элементов выборки соответственно, коллектрры транзисторовсвязи подключены к шине нулевого потенциала устройства, о т л и ч а ю -щ е е с я тем, что, с целью сниженчя 30 потребляемой мощности, устройствосодержит в кажом элементе выборкидва транзистора выборки, коллекторыкоторых соединены с эмиттерами соответственно первого и второго потенциалозадаюших транзисторов данного 35 элеМента выборки,.коллекторы первогои второго потенциалозадающих транзис-торов соединены с вторыми выводамипервого и второго нагрузочных резис"торов и подключены к шине нулевогопотенциала устройства, базы транзисторов выборки в каждом элементе выборки объединены и являются входамивыборки соответствующих разрядовустройства, первые эмиттеры первыхи вторых транзисторов выборки всехэлементов выборки соответственно сое50 Формула из обр е т енияОперативное запоминающее устройство, содержащее матричный накопитель, элементы выборки, каждый из которых состоит из двух потенциалозадающих транзисторов, эмиттеры кодинены с первыми выводами первого ивторого источников тока записи, авторые эмиттеры первых и вторых транзисторов выборки всех элементов выборки соотнетственно соединены с вторыми выводами первого и второго источников тока считывания,