Устройство синхронизации по циклам

ОП ИКАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскнхСоциалистическихРеспублик 1 1 743218(51) М. Кл. Н 04 Ь 7/08 с присоединением заявки 3% Гасудерстеенный кем нтет СССР(23) Приоритет до делам кзобретеннй к открытнй(54) УСТРОЙСТВО СИНХРОНИЗАЦ(Я ПО 11 ИКЛАМ Изобретение относится к электросвязи, а именно,к передаче данных методомамплитудно-фазовой модуляции,Известно устройство синхронизациипо циклам содержащие объединенные повходу приемный регистр и регистр сдвига,5выходы которого подключены ко входамблока пешифратора, а также распределитель импульсов Ц.Однако при использовании укороченоных кодов и при высокоскоростной передаче информации с применением амплитудно-фазовой модуляции, в случае обратной работы известное устройство оказывается малоэффективным и характеризуется большим временем вхождения всинхронизм.Цель изобретения - уменьшение времени вхождения в синхронизм.Это постигается тем, что в устройство синхронизации по циклам, содержащее объединенные по входу приемный регистр и регистр спвига, выходы которогоподключены ко входам блока цешифратора, а также распрецелитель импульсов,введены последовательно соединенныеблок зашиты от ошибок, блок сброса,триггер и элемент И, пругой вхоц которого соединен с выходом приемного регистра, а выход - со вторым входом регистра сдвига, причем, другие выходыблока сброса соединены соответственнос пругим входом приемного регистра, стретьим входом регистра сдвига и входом распределителя импульсов, выходкоторого подключен к другому вхопублока защиты от ошибок, при этом надругие входы триггера и блока сброса подан сигнал "начало фазировки",На чертеже представлена блок-схемаустройства синхронизации по циклам,Устройство содержит объединенные повходу приемный регистр 1 и регистр 2сдвига, Ьлок 3 цешифраторов и распределителей 4 импульсов. Выходы регистра 2сдвига подключены ко входам блока 3 цешифраторов, Устройство содержит такжепослецовательно соединенные блок 5 за18 ание распределитель 4 импульсов и ячейки 9 и 10 .памяти регистров 1 и 2, Этим же сигналом включается триггер 7, и выход приемного регистра 1 через эле- мент И 8 подключается к шине вычитания регистра 2. После и -го такта в приемном регистре 1 накапливается И- разрядная комбинация, а блок 5 зашиты от ошибок подготавливается к восприятию сигналов с дешифраторов 12 и 13.Начиная с (11+1) такта в каждом тактепроисходит следующее. Очередной разряд поступает в регистры 1 и 2, В регистре 2 производится сдвиг хранящегося в ячейках 10 памяти остатка от деле- ., ния комбинации, находящейся в ячейках 9 памяти приемного регистра 1, В регистр 2 добавляется принятый разряд и осуществляется деление на образуюший многочлен. В приемном регистре 1 производится сдвиг, стирание разряда последней ячейки 9 памяти и вычитание из содержимого регистра 2 остатка от деления стираемого разряда на образующий многочлен, Таким образом, после каждого .такта в сдвигающем регистре 2 находится остаток от деления нового содержимого приемного регистра 1 на образующий многочлен Р(х).При отсутствии ошибок в поступаюшейинформации синхронное положение должно быть найдено не более чем за (2 Ь) такта. Если это время будет превышено, сигнал из блока 5 зашиты от ошибок через блок 6 сброса устанавливает приемный и сдвигаюший регистры 1, 2 и распределитель 4 импульсов в исходное состояние и поиск синхронного положения возобновляется, Если обратной работы нет, то при первом появлении сигнала на выходе дешифратора 12 сигнал из блока 5 зашиты от ошибок по соответствующей цепи через блок 6 сброса устанавливает в исходное положение распределитель 4 импульсов, После этого блок 5 зашиты от ошибок реагирует только на сигналы с дешифратора 12, появляюшиеся через 11 тактов. Если частота появления остатка К (х) =0 соответствует выбранному критерию, то сигнал из блока 5 зашиты от ошибок через блок 6 сброса формирует сигнал конец фазировки, по которому триггер 7 выключается и связь приемного регистра 1 с шиной вычитания сдвигавшего регистра 2 прерывается, после чегорегистр 2 продолжает работу как обычное декодирующее устройство, Если выбранный критерий зашиты не удовлетворяется, тг поиск синхронного положения возобно 3 7432шиты от ошибок, блок 6 сброса, триггер7 и элемент И 8. Другой вход элементаИ 8 соединен с выходом приемного регистра 1, а выход - со вторым входомРегистра 2 сдвига. Другие выходы блока 65сброса соединены соответственно с другим входом приемного регистра 1, с третьим входом регистра 2 сдвига и входом распределителя 4 импульсов,Выход распределителя 4 импульсов подключен к другому входу блока 5 зашиты,причем на другие входы триггера 7 и блока 6 сброса подан сигнал "начало фазировки",Приемный регистр 1 состоит из ячеек 9 памяти, число которых равно длинекодовой комбинации,Регистр 2 сдвига состоит из последовательно соединенных ячеек 10 памяти по числу проверочных разрядов кода и сумматоров 11 по модулю "2. Количество сумматоров зависит от числа обратных связей в регистре 2 сдвига ичисла связей с шиной вычитания от вы.ходной ячейки приемного регистра 1 через элемент И 8 с ячейками 10 памятирегистра 2 сдвига.Нулевые выходы всех ячеек 10 памяти регистра 2 сдвига связаны со входами первого дешифратора 12 блока 3 30дешифратор ов,Нулевые или единичные выходы всехячеек 10 памяти регистра 2 сдвига связанысо входами второго дешифратора 13, Характер связей с дешифратором 13 определяется в соответствии с результатом двоичного деления комбинации Г 11 (х), состоящей из одних единиц, на образующиймногочлен Р(х),Выходы дешифраторов 12 и 13 через 40блок 5 защиты связаны с блоком 6 сброса,который связан с установочными входами ячеек 9 и 10 памяти регистров1 и 2 с установочным входом распреде-,лителя 4 импульсов и нулевым устано-45вочным входом триггера 7,Входная шина сигнала "начало фазирования" подключена к блоку 6 сброса иединичному установочному входу триггера7, единичный выход которого связан со 50вторым входом элемента И 8. Входнаяшина тактовых импульсов подключена краспределителю импульсов 4,Устройство работает следующим образом, 55При потере синхронизации устройствопереходит в режим фазирования и сигнал "начало фазировки" через блок 6сброса устанавливает в исходное состоя5 7432 вляется, как и в случае поступления оши бочной информации.При наличии обратной работы наиболее вероятно появление сигнала на выходе второго дешифратора 13 остатка Р(Х). При этом работа блока защиты от ошибок 5 полностью аналогична случаю появления остатка (Х) =О. При проверке соответствия выбранному критерию блок 5 защиты от ошибок не реагиреует на вог можное появление сигналов на выходе дешифратора 12, а при появлении в этом случае сигнала из блока 5 защиты от ошибок, указывающего на окончание фазирования, одновременно на выходе бло З ка 5 зашиты от ошибок появляется сигнал для устранения обратной работы, По: - ле этого регистр 2 продолжает работч как обычное декодирующее устройство,20 Предлагаемое устройство позволяетсократить время цикловой синхронизапиив случае укороченных циклических кодови наличия обратной работы в дискретномканале связи,18Формула изобретенияУстройство синхронизации по. пиклам,содержащее объединенные по входу приемный регистр и регистр сдвига, выходыкоторого подключены ко входам блока дешифраторов, а также распределитель импульсов, о т л и ч а ю щ е е с я тем,что, с целью уменьшегия времени нахождения в синхронизм, введены последовательно соединенные блок защиты отошибок, блока сброса, триггер и элемент И, другой вход которого. соединен свыходом приемного регистра, а выход -с вторым входом регистра сдвига, причем другие выходы блока сброса соединены соответственно с другим входомприемного регистра, с третьим входом регистра сдип а и входом распределителя импульсов,выход которого подключен к другому входублока защиты от ошибок, при этом на другие входы триггера и блока сброса подан сигнал начало фазировки,Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРХ 407428, кл. Н 04 Ь 7/04, 1971.Составитель И. ШамонинаРедактор С, Суркова Техред Н, Ковалева Корректор В. БутягаЗаказ 3485/50 Тираж 729 Подписное БН И ИПИ Государственного комитета ССС Р по делам изобретений и открытий 113035, Москва, Ж, Раушская набд. 4/5 филиал ППППатент", г. Ужгород, ул, Проектная, 4