Буферное запоминающее устройство

Союз СоветскихСоциалистическихРеспублик ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 11733018(51) М. Кл. 11 С 9(06т.т 06. Г 7 г 10 Гаеудярственяый камнтет не венам нзабретений н аткрытнй(54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО Изобретение относится к вычислительной технике, может быть использовано при обслуживании запросов абонентов в порядке их поступления.Известно устройство для накопления поступающей информации, содержащее многоступенчатый сдвигающий накопитель, блок опроса и элементы И ЦВходящий е схему дополнительный регистр для хранения информации, находящейся на обслуживании, снижает надежность устройства.Известно буферное запоминающее устройство, содержащее последовательно сое. диненные группы запоминающих ячеек и управляющие ячейки соответствующие каждой такой группе и состоящие из бистабильного элемента памяти, элемента совпадения и элемента задержки ИВ таком устройстве передача информа ции к группе свободных запоминающих ячеек проводится через группы преднест вующих ячеек, что снижает бьк:тродействие схемы. Наиболее близким к данному техническому решению является буферное запоминающее устройство, содержащее матрицузапоминающих регистров, установочныевходы которьас соединены с выходами 5первых элементов И, первые входы которых подключены ко входным. шинам устройства, а вторые входы - к инверснымвыходам регистра управления, установочные входы которого подключены к выходам первых элементов ИЛИ, входы которыХ соединены с инверсными выходамисоответствующих запоминающих регистров 31Недостатком известного устройстваявляется ограниченное быстродействиеиз-за последовательного срабат ьванкярегистров и задержки обработки очередного запроса абонента.щ Белью настоящего изобретения является повьапеттие быстродействия и надежности устройства.Поставленная цель достигается тем,что в буферное запоминающт о устрой.тоо373введены распределитель импульсов, формирователи импульсов, элементы И иэлементы ИЛИ, прямые выходы регистрауправления соединены с третьими входами первых элементов И соответствующихзапоминающих регистров и со входамивторого элемента ИЛИ, выход которогоподключен к управляющему входу распределителя импульсов, выходы которого подключены ко входам соответствующих формирователей импульсов и к первым входам вторых элементов И, вторые входыкоторых соединены с прямыми выходамисоответствующих запоминающих регистров,а выходы вторых элементов И соединенысо входами третьих элементов ИЛИ, выходы которых подключены к выходнымшинам устройства, выходы формирователейимпульсов соединены с соответствующимивходами сброса запоминающих регистрови регистра управления, инверсный выходпоследнего разряда которого подключенк первым входам третьих элементов И,;.Вторые входы которых подключены кпрямым выходам регистра управления,кроме первого и последнего, а выходытретьих элементов И соединены со входами четвертого элемента ИЛИ, выходкоторого соединен с третьими входамипервых элементов И первого запоминающего регистра,На чертеже показана функциональнаясхема буферного запоминающего устройства.Устройство содержит запоминающиерегистры 1, первые элементы И 2, регистр управления 3, первые элементыИЛИ .4, причем запоминающие регистры1 выполнены на триггерах 5, второйэлемент ИЛИ 6, распределитель импульсов 7, вторые элементы И 8, третьиэлементы ИЛИ 9, формирователи импульсов 1 О, третьи элементы И 11 и четвертый элемент ИЛИ 12.В исходном состоянии регистры 1 и3 сброшены и первые элементы И 2 первого запоминающего регистра 1 открытыдля приема запроса, а поступление запроса на последующие запоминающие регистры 1 запрещено сигналами с прямыхвыходов регистра управления 3, которыезапрещают и работу распределителя импульсов 7 через элемент ИЛИ 6. Посту-пивший запрос, изменив состояние управляющего регистра 3 через первые элементы ИЛИ 4, тем самым разрешаетпоступление следующего запроса на сле,дующий запоминающий регистр 1 и вклю 3018 чает распределитель импульсов 7, сигналы на выходе которого последовательноначинают опрашивать запоминающие регистры 1 и передавать считанную с них информацию на выход устройства черезвторые элементы И 8 и третьи элементыИЛИ 9. Сброс запоминающих регистрови регистра управления после опроса происходит по заднему фронту сигнала с распределителя импульсов 7. 10 Если в этот момент на вход устройства поступят следующие запросы, они будут записаны в последующие запоминающие регистры 1, С целью исключения 5 записи последующих запросов в первыйзапоминающий регистр, который обнуляется после считывания с него информации,при отсутствии информации по запросамв последнем запоминающем регистре и 20 при наличии ее в промежуточных регистрах, т.е, для соблюдения очередности регистрации запросов, с инверсного выхода последнего разряда регистра управления 3 на первые входы третьих элементов И 11 поступает сигнал, запрещающий такуюзапись в первый запоминающий регистр 1,При наличии информации в последнем регистре 1 или при отсутствии ее в промежуточных запоминающих регистрах, запись запросов в первый запоминающий регистр разрешается. 30 Формула изобретения 35 Буферное запоминающее устройство, содержащее матрицу запоминающих регистров, установочные входы которых соединены с выходами первых элементов И, первые входы которых подключены ко входным шинам. устройства, а вторые входык инверсным выходам регистра управления, установочные входы которого подключены к выходам первых элементов ИЛИ, входы которых соединены с инверсными выходами соответствующих запоминающих регистров, о т л и ч а ю щ е е - с я тем, что, с целью повышения его 40 15 4 быстродействия и надежности, в неговведены распределитель импульсов, формирователи импульсов элементы И и элементы ИЛИ, прямые выходы регистра управления соединены с третьими входами 55 первых элементов И соответствующих запоминающих регистров и со входами второго элемента ИЛИ, выход которого подключен к управляющему входу распреде733018 Источники информации,10 принятые во внимание при экспертизе1, Заявка фРГ % 1275609,кл, 21 а 37/64, 1968,2. Заявка Великобритании % 1293032,.кл,4 С, 1972,3. Патент США % 3588847,кл 340-173, 1971 (прототип). дписно ЦНИИПИ Заказ 1749/44 Т 2 филиал ППП "Патент", г, Ужгород, ул. Проектн лителя импульсов, выходы которого подключены ко входам соответствующих формирователей импульсов и к первым входам вторых элементов И, вторые входыкоторых соединены с прямыми выходамисоответствующих запоминающих регистров,а выходы вторых элементов И соединенысо входами третьих элементов ИЛИ, выходы. которых подключены к выходнымшинам устройства, выходы формирователейимпульсов соединены с соответствующимивходами сброса запоминающих регистрови регистра управления, инверсный выходпоследиего разряда которого подключенк первым входам третьих элементов И,вторые входы которых подключены к прямым выходам регистра управления, кроме переого и последнего, а выходы третьих элементов И соединены со входами четвертого элемента ИЛИ, выход которого соединен с третьими входами первых элементов И первого запоминающего ре гистра.