Устройство для контроля полусумматора по нечетности

с.О П И С А Н И Е оц 655228ИЗОБРЕТЕН ИЯ Ваюа СоветскихСоциалистических Реслублнк К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(45) Дата опубликования описания 07.01.82 Государственный комитет СССР ио делам изобретений и открытий(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПОЛУСУММАТОРА ПО Н ЕЧ ЕТНОСТИ Изобретение относится к области вычислительной техники и может быть применено в схемах контроля двоичных сумматоров.Известно арифметическое устройство с контролем по четности, содержащее схемы формирования четности, контроля переноса и других микроопераций сумматора Ц.Недостатком этого устройства является наличие схемы формирования четности входных слагаемых, что приводит к избытку оборудования. Наиболее близким к изобретению является устройство для контроля полусумматора по нечеткости, содержащее элементы И входных слагаемых, выходы элементов И, соответствующих информационным разрядам слагаемых, попарно соединены с входами формирователей поразрядных полусумм, первые входы элементов И входных слагаемых являются группой входов устройства, выходы формирователей поразрядных полусумм и выходы элементов И входных слагаемых, соответствующих контрольным разрядам слагаемых, соединены соответственно с входами схемы сравнения прямые выходы которых соединены с соответствующими входами первого элемента И - НЕ 121. В случае отсутствия одного из слагаемых схема формирования контрольногоразряда вырабатывает сигнал логическая 1,наличие которого определяет увеличениеб оборудования.Целью изобретения является уменьшение оборудования для контроля полусумматора,Это достигается тем, что устройство со 1 О держит дополнительный элемент И и второй элемент И - НЕ, входы которого соединены с инверсными выходами схем сравнения, а выходы первого и второго элементовИ - НЕ соединены с соответствующими входами дополнительного элемента И, выход,элемента И является выходом устройства.На чертеже представлена схема предлагаемого устройства.Устройство содержит элементы И , ун 20 равляющие поступлением входных слагаемых, элементы И 2, управляющие поступлением контрольных разрядов, формирователи 3 поразрядных полусумм, вырабатыватощие сигнал полусуммы для каждого разряда, схемы сравнения 4 четностей поразрядных полусумм в байте с контрольными разрядами входных слагаемых. для этого байта, вырабатывающие сигнал ошибки длякаждого байта, элемент И - НЕ 5, вырабатывающий обобщенную ошибку для слава,5 о 15 20 25 ЗО 35 45 50 55 элемент И - НЕ 6, обеспечивающий контроль полусуммы в случае отсутствия передачи по одному из входов сумматора, элемент И 7, формирующий окончательный сигнал ошибки для слова, разрядные шины 3 первого слагаемого, разрядные шины 9 второго слагаемого, шины контрольных разрядов первого слагаемого 10, шины контрольных разрядов второго слагаемого 11, шины 12 и 13 управления поступлением слагаемых и контрольных разрядов, шину сигнала ошибки 14.Устройство работает следующим образом.Входные слагаемые по шинам 8 и 9 под управлением соответствующих управляющих сигналов по шинам 12 и 13 через элемент И 1 поступают на формирователь 3 для формирования поразрядной полусуммы, Поразрядные полусуммы в каждом байте поступают на схемы сравнения 4. На другие входы каждой схемы сравнения через элементы И 2 под управлением тех же сигналов по шинам 12 и 13 соответственно поступают контрольные разряды.Пусть входные слагаемые поступают по .двум входам. В случае возникновения одиночной ошибки в формировании полусуммы какого-либо разряда байта на выходе соответствующей схемы сравнения появится сигнал логический О. На выходах элементов И - НЕ 5, 6 появится сигнал логическая 1, а на выходе элемента И 7 - сигнал логическая 1, указывающий на наличие одиночной ошибки в формировании полусуммы. В случае отсутствия ошибок на выходе элемента И 7 будет сигнал логический О.Пусть слагаемое поступает по одному из входов, например сигнал на шине 12-0, тогда на вход формирователя 3 будет поступать логический О, Контрольный разряд для нулевой информации при контроле по нечетности должен быть сформирован равным единице, Однако схема формирования отсутствует и на вход схем сравнения 4 вместо сигнала логическая 1 поступает сигнал логический 0 элементов И 2.При этом в случае правильного формирования поразрядных полусумм на первых аыходах схем сравнения 4 появится сигнал логический 0 за счет неправильного контрольного разряда, на вторых выходах - сигнал логическая 1.На выходе элемента И - НЕ 6 появится сигнал логический О, а на выходе элемента И 7 сигнал логический О, что указывает на отсутствие ошибки. Если в каком-либо разряде байта неправильно сформируется полусумма, то на выходе схемы сравнения для соответствующего байта появится сигнал логическая 1, а на другом выходе - сигнал логический О, при этом на указанных выходах схем сравнения других байтов будет инверсная информация. Тогда на выходе элемента И - НЕ 5 будет сигнал логическая 1, на выходе элемента И - НЕ 6 - сигнал также логическая 1 за счет нулевых сигналов со схем сравнения байтов с правильно сформированными полусуммами. Поэтому на выходе элемента И будет сигнал логическая 1, указывающий на наличие одиночной ошибки при формировании полусуммы.В случае отсутствия передачи на сумматор по обеим входам контрольные разряды обоих слагаемых будут поступать на схемы сравнения неправильными, что вносит четную ошибку и поэтому на работе схем контроля сказываться не будет.Использование предлагаемого устройства при сохранении функций прототипа позволяет сократить оборудование на двадцать четыре схемы И - НЕ,Формула изобретения Устройство для контроля полусумматора по нечетности, содержащее элементы И входных слагаемых, выходы элементов И, соответствующих информационным разрядам слагаемых, попарно соединены с входами формирователей поразрядных полу- сумм, первые входы элементов И входных слагаемых являются группой входов устройства, выходы формирователей поразрядных полусумм и выходы элементов И входных слагаемых, соответствующих контрольным разрядам слагаемых, соединены соответственно с входами схем сравнения, прямые выходы которых соединены с соответствующими входами первого элемента И - НЕ, отличающееся тем, что, с целью уменьшения оборудования, оно содержит дополнительный элемент И и вто. рой элемент И - НЕ, входы которого соединены с инверсными выходами схем сравнения, а выходы первого и второго элементов И - НЕ соединены с соответствующими входами дополнительного элемента И, выход элемента И является выходом устройства,Источники информации, принятые вовнимание при экспертизе:1, Авторское свидетельство328453, кл. 6 06 Р 11 ПО, 1969.2. Патент Франции1553670, кл. б 06Г 11/00, 1969.655228 хред И, Заболотн Редактор рректор С. файв дотов Тип. Харыс. фвл. пред. аПатевтэ каз 27/32 Изд.106 Тираж 589 ПодписноеО поиск Государственного комитета СССР по делам изобретений н открытвв113035, Москва, Ж, Раушская наб., д, 4/5