Постоянное запоминающее устройство

ОП ИСАНИЕ ИЗОБРЕТЕН Ия Своз Соевтсеа Социалмстмчео(ин Респубпнк(23) Приоритет 4176 0 Гавударвтвевный неинтет СССР аа делам нвобрвтвннй н ютнрытнй9.бюллетень1 писания 19,03.79 публиковано 15,03.7ата опубликования 2) Авторы изобретения . Н. Н, Журавский и елиге евский ектронн ена Трудового Красного Знамени заво вычислительных и управляющих машин аявител 54) ПОСТОЯННОЕ ЗАПОМИНАЮШЕЕ УСТРОЙСТВ ежностиств на ного повхо Изобретение относится к вычислительной технике, в частности к постоянным запоминающим устройствам.Известьы постоянные запоминающие устройства (ПЗУ), одно из которых содержит дешифратор адреса, накопитель, регистр числа, выполненный на триггерах, подключенных к выходам накопителя, и шину сброса триггеров. С целью упро щения, повышения надежности работы и быстродействия в накопителях известных постоянных запоминающих устройств разряды с преобладающим количеством единиц представляют в обратном коде 1, Наиболее близким к изобретению техни ческим решением является ПЗУ, содержшцее первый дешифратор адреса, выхо-. ды которого соединены со входами накопителя, выходы накопителя через эле менты НЕ подсоединены к первым входам первых элементов И, ко вторым входам которых подипоченьт выходы соответствующих первых элементов ИЛИ; выходы первых элементов И соединены с первыми входами соответствующих вторьи элементов ИЛИ, выходы которых подсоединены ко входам регистра числа 2.Однако в известных постоянных запоминающих устройствах количество элементов связи и число проводов в запоминаю щих трансформаторах может быть уменьшено не более, чем в два раза, Это не позволяет производить дальнейшее упрощение накопителя, повышение над работы и быстродействие устрой основе метода поразрядного обрат кодирования,Целью изобретения является повышение надежности. В предложенном устрой- стае это достигается тем, что оно седержит второй дешифратор адреса, вторые элементы И и третьи элементы ИЛИчислу выходов накопителя, при этом ды второго дешифратора.адреса сое динены с соответствующими входамипервого дешифратора адреса, а выходысо входами первых и третьих элементовИЛИ, выходы третьих элементов ИЛИ65261 6С 6 едииены с первыми входами соответст вующих вторых элементов И, вте,же вхо "ды которых подключен ко входам соответствующих элемеитэв НЕ, а выходыко вторым, входам сыеветствуюших вторых элементов ИЛИ.На чертеже представлена схема предложенного устройства. СЬо содериит первый дешифратор адреса 1,"найаатель 2, регистр числа Зпервые элементы 1 О И 4, вторые элементы И Бпервые элементы ИЛИ 6, вторые элемещы ИЛИ 7, третьи элементы ИЛИ 8, элементы НЕ 9, второй дешифратор адреса 10 и ипшу сбрь.са 11. И Начертеже приведены связи междуузлами устройства для случая, когда информационный массив для хранейиа вустройстве условно разделен на четыреРавные части, например:М числа 1 2 3 иР Р Р Р1 О 1 О О2 1 О О ОИ 3 0 1 4 0 0 8 1 1 6 0 0 7,1 0 8 1 1 1 О О О1 выходы которого соединены со входами накопителя, выходы накопители через элементы НЕ подсоединены к первым входам первых элементов И, ко вторым входам которых подключены выходы соответствующих первых элементов ИЛИ, 45выходы первых элементов И соединены с первыми входами соответствуюших вторых элементов ИЛИ, выходы которых подсоединены ко входам регистра числа, Ио т л и ч в ю ш е е с я тем, что, с целью повышения надежности устройства, оно содержит второй дешифратор адреса, вторые элементы И и третьи элементы ИЛИ по числу выходов накопителя, при этом входы второго дешифрвторв адреса соединены с соответствующими Входами первого дешнфраторв адреса, а выходысо входами первых и третьих элеМентов , ИЛИ, выходы третьих элементов ИЛИ 3 р О" О иР00 0 1 1 0 1 2 3 0 1 0 0 0 0 0 0 0 0 1 0 О 1 0 0 В известных устройствах применениепоразрядного обратного: кодирования даиного массива не дает преимуществ.В предложенном устройстве в каждойчасти массива разряды с преобладающимколичеством единиц э нвконителе записаныобратным кодом:Мю числа 1 2Р Р 5 1 1 1 0 6 О 0 0 0 В соответствии с кодом адреса на входах первого дешифрвтора адреса 1. из накопителя 2 считывается код числа, например, третьего: 0100, Входы второго дешнфратора адреса 10 принимаютдва старших разряда кода адреса. При выборе третьего числа на втором выходе второго дешифратора адреса 10 устанав ливается уровень логической "1 ф, кото рый, поступая через соответствующие первые и третьи элементы ИЛИ 6 и 8, разрешает на входах вторых элементов И 5 1-го и 2-го разряда выдачу инфор- мации из накопителя 2 прямым кодом. Информации в 3-м и ц-м разрядах выдается обратным кодом, так как уровень логической "1" в этих разрядах поступает на первые элементы И 4, к которым выходы накопителя 2 подключены через элементы НЕ 9. Считанные из накопите ля сигналы далее поступают через первые элементы ИЛИ 7 нв единичные вхо ды триггеров регистра числа 3, предварительно сброшенных в "0" сигналом сброса нв шине 11, В регистре числа 3 фиксируется исходный код 0111.Применение предложенной схемы по стоянного запоминаюшего устройства позволяет существенно уменьшить коли чество элементов связи в полупроводни ковых постоянных запоминающих устройствах и количество кодовых проводов в запоминающих трансформаторах постоян ных запоминающих устройств трансформа торного типа, Упрощение накопителей повышает надежность работы устройства и его быстродействие. Формула изобретения Постоянное зал оминаюшее устройство,содержащее первый дешифратор адреса,тель В. Вакар , Сенич Кор ектор О. Б Тех. Тюр аэ 1069/49 Тираж 680 Подписное БНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж 35, Раушскаа иаб д. 4/5ППП фпаент, г. Ужгород, ул. Проектная, 4 652616 6соединены с первыми входами соответст Источники инФормации, прйнщые вовующнх вторых элементов И, вторые вхо- внимание при экспертизеды которых подключены ко входам соо 1 ъ, Патент США3609708,ветствующих элементов НЕ, а выходы - кл. 340-173 Р (О 11 С 5/02), 1971ко вторым входам соответствующих вто- ф 2. Авторское свидетельство СССРрых элементов ИЛИ,4837 1 2 кл 6 1 1 С 17/00 1 973