Запоминающее устройство
Похожие патенты | МПК / Метки | Текст | Заявка | Код ссылки
Текст
ОП ИСАНИЕИЗОБРЕТЕН ИЯИ АВТОРСКОМУ СВИДВТИЛЬСУВУ и 631991 Своз СоеетсеаСциаиистич ашикРеспублик 151) М. Кл.Су 11 С 17/ОО(23) Приорите ГеауАаротаениьй коиотет 6 овата Миностроа СССР оо далаы азабрвтееотиРытмй43) Опублик 45) Дата оп Бюллетень 41 исания 05.11.78(54) ЗАПОМИН Е УСТРОЙСТ Изобретение относится к области автоматики и вычислительной техники и может быть использовано в полупроводниковых ЗУ.Известны ЗУ на биполярных и многоэмиттерных транзисторах с матричнойорганизацией запоминающих элементов 1 ЧДОднако эти устройства характериэутотсябольшой потребляемой мощностью,Наиболее. близким техническим решением к изобретению является ЗУ, содер ожащее адреснйй регистр, выходы которого соединены с входами дешифраторов,соответствующий вход одного из которыхсоединен с одним иэ входов элемента ИЛИ,выход которого подключен к одним иэ 1 звходов адресного регистра и другого дешифраторв, информационные, адресные шины,шины записи и считывания, Выходы одногоиэ дешифраторов соединены с одними иэ вхоаоо нокооитооя 21, ЮОднако в таком устройстве сложнааппаратурнея реализация управления адресными шинами накопителя и недостаточноиспользована воэможность снижения пот 2ребляемой моцности за счет уменьшениявходных токов адресных шин накопителя,Одними из основных потребителей токав полупроводниковых запоминающих элементах на биполярных многоэмиттерныхтранзисторах являются адресные входы,например, для элементов. К 155 РУ 1один невыбрвнный адресный вход потребляет 11 ма, В режиме хранения информации все адресные входы запоминающего элемента оказываются невыбранными(потенциал логического "0), вследствиечего токи, потребляемые по этим входам,мв ксима льныЦелью изобретения является повышение надежности устройства,Поставленная дель достигается тем,что предложейное устройство содержиткоммутатор, дополнительные элементыИЛИ и элемент НЕ вход которого соединен с выходом элемента ИЛИ, а выходс первыми входами дополнительных элементов ИЛИ, вторые входы которых соединены с выходами одного из дешифраторов, Выходы дополнительных элементовИЛИ соединены с соответствующими входами накопителя, выходы которого соединены с входами коммутатора, управляющий вход которого подключен к одномунз выходов адресного регистра.На чертеже представлена структурная схема устройства.Устройство содержит адресный регистр 1, дещифраторы 2, 3, элемент 4ИЛИ, накопитель 8, элемент 6 НЕ, до фполнительные элементы 7 ИЛИ, коммутатор 8, адресные шины 9, информационные 10, шины записи 11 и шины считывания 12,Накопитель 8 может бьпь построен Ина интегральных полупроводниковых запоминающих элементах памяти, напримерК 188 РУХ, таким образом, что всеодноименные апресные входы этих элементов объединены в соответствующие ад Яресные шины накопителя, которые черезэлементы 7 ИЛИ соединены сомветственно с выходами дешифратора 3 адреса.Информационные входы запоминающихэлементов накопителя. подключены соот- Вветственно к выходам дешнфратора 2 информации, а выходы мпоминвющих элементов накопителя соединены соответственно с информационными входами коммутатора 8, МУстройство работает следующим образом, В режимах мписи или считыванияна входы элемента 4 ИЛИ поступаютуправляющие сигналы Считывание (шина 12) или "Записьф (шина 11). В ре- ЗВзультате нв выходе последнего формируется сигнал,. стробирующиф работу регистра 1 и дешифрвторв 3. Сформированный при этом нв выходе дещифратора 3адрес ячейки памяти через элементы 7 фИЛИ поступает на адресные шины накопителя 8. При этом в режиме считывания нв всех выходах дешифратора 2 формируется код считывания, поступающийна информационные входы запоминающих ффэлементов накопителя 8,В режиме записи в соответствии с кодом апреса запоминающего элемента,поступающим от регистра .1, информаци"ей (шина 10) и стробирующим сигна- Млом "Запись (шина 11) на дешифраторе2 производится выборка соответствующего информационного входа накопителя 5,Это обеспечивает, запись информации ввыбранную ячейку памяти накопителя 5, фф Выдача информации из накопителя 5нв выход производится коммутатором 8 в соответствии с адресом запоминающего элемента, поступающим от регистра 3,В режиме хранения информации на выходе элемента 6 НЕ формируется сигнал,который через элементы 7 ИЛИ возбуждает все адресные шины накопителя 5,На информационных входах накопителя приэчом устанавливается коц считывания,так как отсутствует сигнал "Запись"(шнна 11), При этом одновременно считываются все ячейки памяти накопителя5 (полупроводниковые запоминающиеэлементы на биполярных многоэмиттерных транзисторах допускают многократное считывание без разрушения хранимойинФормации). Считанная информация навыход не поступает, так как отсутствуютадресные сигналы на управляющем входекоммутатора 8 от регистра 11,Введение в устройство элементов 6НЕ, 7 ИЛИ .и коммутатора 8 обеспечивает режим одновременного считываниявсех ячеек мпоминающих элементов накопителя устройства (ток потребленияпри этом по каждому адресному входумпоминающих элементов 6 0,28 ма)фбез выдачи информации на выход устройства, т,е, в режиме хранения инфермацииток потребления адресных шин накопителяуменьшается в 1 И 0,28 39 раз.Кроме того, введение в схему коммутатора позволяет проводить адреснуювыборку выходов запоминающих элементов накопителя в режимах записи.илисчитывания, используя вместо индивидуальных клапанов для каждого адресноговхода каждого запоминающего элемента(как в известных устройствах) по оцному каналу для всех оцноименных адресных входов всех мпоминающих элементов накопителя,Таким образомпредлагаемое устройство по сравнению с известными существенно проще и экономичнее,форм упа и з обретенияЗапоминающее устройство, содержащее,адресный регистр, выходы которого соединены с входами,дешифраторов, соответствующий вход одного из которыхсоединен с одним из входов элементаИЛИ, выход которого подключен к однимиз входов адресного регистра и другогодешифратора, выходы одного нз дешифратрров соединены с одними из входов накопителя, информационные, адресные шины,шины записи и считывания, о т и и ч а -ю щ е е с я тем, что, с целью повышения надежности устройства, оно соцер.631991 жнт коммутатор, пополнительные элем ен-ты ИЛИ и элемент НЕ, вход которого соединен с выхопом элемента ИЛИ, а выхоп -с перви;ми входами дополнительных элементов ИЛИ, вторые входы которых соединены кс выходами одного из пещифраторов; выходыдополнительных элементов ИЛИ соединен ыс соответствующими входами накопителя,выходы которого соединены с входами коммутатора, управляющий вход которого поп-й 2, Авторское свидетельство СССРключен к одному из выходов адресного Х 522523, кл,11 С 11/34,регистра, 18, 1 О,74. ИстОчники информчпин принятые вовнимание при экспертизе; 1, Шебанин В, В, Интегральные Функциональные узлы для запоминающих устройств, Советское радио, 1976,с, 12-24, 40-42,Составитель Л. А мусьева Редактор Л, Утехина Техред Н. Бабурка Корректор Д. МельниченТираж 675 каз 6359/52 ЦИИИПИ Подписноеета Совета Министров СССтений и открытийЖ, Раущская набп арственного ком по делам изоб 113035, Моск
СмотретьЗаявка
2475457, 11.04.1977
СПЕЦИАЛЬНОЕ КОНСТРУКТОРСКОЕ БЮРО СИСТЕМ АВТОМАТИЧЕСКОГО УПРАВЛЕНИЯ МИНИСТЕРСТВА ПРИБОРОСТРОЕНИЯ, СРЕДСТВ АВТОМАТИЗАЦИИ И СИСТЕМ УПРАВЛЕНИЯ СССР
ДИДЕНКО КОНСТАНТИН ИВАНОВИЧ, КАРНАУХ КОНСТАНТИН ГРИГОРЬЕВИЧ, КОНАРЕВ АНАТОЛИЙ НИКОЛАЕВИЧ, ПОЛЯЩЕНКО ГЕННАДИЙ НИКОЛАЕВИЧ, РУЧИНСКИЙ АНАТОЛИЙ АНТОНОВИЧ, ШАНДРИН ИГОРЬ СТЕПАНОВИЧ
МПК / Метки
МПК: G11C 17/00
Метки: запоминающее
Опубликовано: 05.11.1978
Код ссылки
<a href="https://patents.su/3-631991-zapominayushhee-ustrojjstvo.html" target="_blank" rel="follow" title="База патентов СССР">Запоминающее устройство</a>
Предыдущий патент: Запоминающее устройство
Следующий патент: Регистр сдвига
Случайный патент: Наблюдательная система стереофотограмметрических приборов