Запоминающее устройство

(11) 627539 61) Дополнительное к авт, свид-ву 22) Заявлено 21,04.75 (21) 2126179/ соединением ваявкн Хв 0 фвударатввнный нвветвт вата Мнннвтрав ИСР нв данаи нввбрвтвннй н вткрытнй(413) Опубликовано 05.10.78, Бюллетень М 37 (4 б) Дата опубликования описания 21.08.78 81.3278.8). Ямпольский Научно-исследовательский инстит вычислительных машин 71) Заив юших(54) ЗАПОМИНАЮ УСТ РО ИСТВО е вдежнэсти устрэйствв тэ п переэлементэднэмуугой ключа вь;хэд 5 иэ в Изобретение относится к области автоматики и вычислительной техники,Известно запоминающее устройство (ЗУ), содержащее регистр адреса, дешифратор выборки, накопитель на ферритовых сердечниках, регистр числа, усилители считывания и дешифратор пэлярности сигналов 1 .Нвибэлее близким к предложенному устройству является ЗУ 121, содержвшее дешифратор выборки, выхэд которого пэдключен кэ вхэдвм сдвигаюшегэ регистра и блока управления, один из выхэдэв блэка управления пэдключен к одиэму из вхэдэв адресных и адреснэ-разрядных дещифратэрэв и вхэду дешифратэра полярности сигналов, выхэд котэрого подключен к другим входамадресных и вдреснэ-разрядных дешифрвтэрэв, выходы которых соединены с первыми входами фэрмирэввтелей т эк эв, вых эды к отэрых п эдключены кэ входам нвкэпителя, а выходы нвкэпителя - кэ вхэдвм усилителей считывания, регистр числа, выхэдные усилители и элемент задержки, элин иэ вхэдэв кэтэрэгэ пэдключен к одному иэ входов дешифрато рв выборки и к другому выходу блока уп рввления, а выход элемента задержки подключен к одним иэ входов выходных усилителей,Такэе устройство невозможно испольэовать в вычислительных системах с различной тактовой частотой и нельзя отключить от вычислительной системы прн проведении прэфилвктических работ ЗУ, Кром того, в нем не эбеспечивается зашита инфэрмвции при уменьшении напряжения питания формирователей тэка ниже допустимого предела и зашита выходных каскадэв формирэвателей тока при ложной дешифрации, что снижает надежнэсть устройства.Целью изобретения является ловытввленная цель дэстигветс едлэженнэе устрэйствэ сэд ты ИЛИ, И-ИЛИ-НЕ, И-НЕ юший элемент и пороговый кэтэрэгэ подключен к эдов элементв ИЛИ, дрвход которого соединен с выходом переключающего элемента, а выход подклю чен к другим входам выходных усилителей и через элемент задержки - к другэму входу дешифратора выборки и к первэму входу элемента И-ИЛИ-НЕ, второй вход которого подключен к первым входам формирователей токов, а выхэд - ко втэрым входам формирователей тэков. Входы элемента И-НЕ подключены сээтвест 1 венно ко входу дещифратора полярности 10 сигналов и выходам усилителей считывания, а выход - ко входу регистра числа.На чертеже представлена структурная схема ЗУ.ЗУ содержит входные усилители 1, регистр адреса 2, выходные усилители 3, дешифратор выборки 4, блок управления 5, сдвигающий регистр 6, дешифратор полярности сигналэв 7, адресные и адресно- разрядные дешифраторы 8, формирователи20 токов 9, накопитель 10, регистр числа 11, порэгэвый элемент 12, элемент ИИЛИ-НЕ 13, усилители считывания 14, переключающий элемент 15, элемент ИЛИ 16, элемент задержки 17, элемент И-НЕ, 18 и блок контроля 19. Устройство работает следующим образом.При обращении к устройству, если эносвободно, а сигнал "Авария отсутствуетна выходе элемента задержки 17, сигналс выхода дешифратора выборки 4 запускает блок управления 5, сдвигающий ре 7 5гистр 6 и записывается адрес ячейки памяти в регистр адреса 2. При этом посигналу с дещифратора выборки 4 устрэйство переходит в состэяние Занято".Блок управления формирует все синхрэимпульсы, используемые в работе ЗУ,Поступивший адрес дешифрируется дешиф 7ратэром полярности сигналов 7 а такжеадресными и адресно-разрядными дешифратэрами 8, При этэм согласно адресуячейки памяти выбираются соответствую 45шие формирователи токов 9,Формирователи токов 9 формируютполутоки чтения, протекающие по выбранным к оординатным шинам нак опителя 10.Считанные сигналы с выхода накпителя10 поступают на входы усилителей считывания 14, где усиливаются, стробируются элементом И-НЕ 18 и заносятся в ре,гистр числа 11. В режиме "запись" формирователи токов 9 формируют пэлутоки за 55писк, протекающие по выбранным координатным шинам накопителя 10,в результате чего информация записывается в накопитель 10,При выполнении операции чтение считанная информация выдается через выходные усилители 3 в вычислительную систему.Блок контроля 1 С контролирует принятую информацию из вычислительной системы в регистр числа 11 на четность, При обнаружении ошибки вырабатывается сигнал Ошибка, кэторый через выходные усилители 3 выдается в вычислительную системуПэ окончании полуцикла записи устройство переходит в состояние "Свободно" и может принимать следующее обращение к устройству.Технико-экономический. эффект изобретения заключается в том, что элемент И-НЕ 18 и сдвигающий регистр 6 обеспечивают работоспособность устройства и вычислительной системы при изменении тактовой частэты от 0 до 3 мггц.Пэроговый элемент 12, переключающий элемент 15, элемент ИЛИ 16 и элемент задержки 17 обеспечивают сохранность инфэрмации при выходе за допустимые пределы контролируемых источников питания возможность перезаписи инфэрмации в другое ЗУ при работе с вычислительнэй системой по сигналу "Авария" и позволяют улучшить условия эксплуатации вычислительной системы, так как допускается отключение устройства на профилактику без останова и выключения вычислительной системы.Элемент И-ИЛИ-НЕ 13 блокирует работу выхэдных каскадов адресных и адресно-разрядных формирователей токов 9 при одновременнэм появлении запускающих сигналов на их входах. Формула изобретенияЗапоминающее устройство, содержащее дещифратор выборки, выход которого подключен ко вхэдам сдвигаюшего регистра и блока управления, один из выходов блока управлении подключен к одному иэ входов адресных и адресно-разрядных дешифраторов и входу дешифратора полярности сигналов, выход которого подключен к другим входам адресных и адресно-разрядных дешифраторэв, выходы которых соединены с первыми входами формирэва телей токов, выходы которых подключены ко входам накопителя, а выходы накопителя - ко входам усилителей считывани, регистр числа, выходные усилители и элемент задержки, один из входов которого подключен к одному иэ входов627539 Фввд дввв Составитель В. ГуркРедактор А. Утехина Техред Э, Чужик, Мельниченк рект 0 Тираж 717 Подп И Государственного комитета Совет делам изобретений и открытий 5, Москва, Ж, Раушская наб., д 63 ЦН еинистров СС 113. 4 ППП Патент", г. Ужгород, ул,ная, 4 дешифратора выборки и к другому выходу блока управления, а выход элемента задержки подключен к одним из входов выходных усилителей, о т л и ч а - ю щ е е с я тем, что, с целью повыше, ния надежности устройства путем защиты выходных каскадов формирователей токов при их одновременном ложном запуске, оно содержит элементы ИЛИ, И-ИЛИ-НЕ, И-НЕ, переключающий элемент и пороговый элемент, выход которого подключен к одному из входов элемента ИЛИ, другой вход которого соединен с выходом переключающего элемента, а выход подключен к другим входам выходных усилителей и через элемент задержки - к другому входу дешифраторв выборки и к первому входу элемента И-АЛЛИ-НЕ, второй вход которого подключен к первымвходам формирователей токв, а выходко вторым входам формирователей токов,входы элемента И-НЕ подключены соответственно ко входу дешифратора полярности сигналов и выходам усилителей счи тывания, а выход - ко входу регистрачисла.Источники информации, принятые вовнимание при экспертизе:1. Запоминающие устройства ЭЦВМ.Под ред. А, А. Крупского. М., Мир,1968,2. Авторское свидетельство СССР